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重庆大学计算机组成原理实验报告01 .pdf

计算机组成原理

5星 · 超过95%的资源需积分: 28 21 下载量 87 浏览量更新于2023-05-12 评论 6 收藏 1.42MB PDF 举报

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16页

重庆大学计算机组成原理实验报告，实验一总体分为两个部分：运算器和流水线部分。完整代码文件可以找我，但不可直接提交或者检测，出问题后果自负

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版本

更新记录

文档名实验指导书 _lab1

版本号 0.3

创建人计算机组成原理教学组

创建日期 2017/10/18

更新历史

序号更新日期更新人版本号更新内容

1 2017/10/8 吕昱峰 0.1 初版，存储器与 ALU 实验

2 2018/10/8 吕昱峰 0.2 去除无用的章节前述，改为实验开始

前的准备内容；删除存储器实验冗杂

的拨码要求；删除验证性实验，将 0.1

版本中验证性实验改为设计实验。

3 2019/11/2 吕昱峰 0.3 调整存储器部分至实验 2，实验 1 添

加简单的流水线设计；修改实验原理

图。

致谢：

本文档流水线设计部分采用中国科学院大学实验指导书中流水线基础内容，其设计与 Demo

均取自龙芯《计算机体系结构导教班》提供的资源，特此说明并感谢。

文档错误反馈: 本文档经多版本迭代，但由于作者精力能力有限，其中出现错误请联系：

lvyufeng@cqu.edu.cn

1 实验一简单流水线与运算器实验

在进行本次实验前，你需要具备以下实验环境及基础能力：

1. 装有Vivado2019.1的电脑一台；

(a). 本实验不对 Vivado 环境有硬性要求，但涉及 Xilinx 库中 IP 的实验，在不同版本环境

下无法兼容，且低版本 Vivado 无法运行高版本生成的项目，为方便实验检查，应当尽

量使用实验要求版本。

(b). 若未曾安装 Vivado，请参考文档“A03_Vivado 安装说明 _v1.00”。

2. 熟悉 Vivado 的 IDE 环境，并能够使用其进行仿真、综合；

(a). 如果对 Vivado 不熟悉，参考文档“A04_Vivado 使用说明 _v1.00”。

3. 熟悉 Nexys4 DDR 开发板 (Artix-7)；

请确保在实验进行前阅读过“A01_Nexys4_DDR 用户手册”。

1.1 实验目的

1. 理解流水线 (Pipeline) 设计原理；

2. 了解算术逻辑单元 ALU 的原理；

3. 熟悉并运用 Verilog 语言设计 ALU；

4. 熟悉并运用 Verilog 语言设计流水线全加器；

5. 学习 Verilog 不同形式的编程方式，理解 assign 和 always 的区别；

1.2 实验设备

1. 计算机 1 台 (尽可能达到 8G 及以上内存)；

2. Nexys4 DDR 实验开发板；

3. Xilinx Vivado 开发套件 (2018.1 版本)。

1.3 实验任务

本次实验包含两部分，包括 ALU 设计和简单流水线电路设计。

1.3.1 ALU 设计实验

图 1给出了一个具有 N 位输入和 N 位输出的算数逻辑单元的电路符号。算术逻辑单元接收

说明执行哪个功能的控制信号 F，执行对应功能后输出 N 位结果。

图 1: ALU

实验要求实现以下算术运算功能，其对应的控制码及功能如下：

2:0

功能 F

2:0

功能

000 A + B(Unsigned) 100 A

001 A - B 101 SLT

010 A AND B 110 未使用

011 A OR B 111 未使用

表 1: 算数运算控制码及功能

本次实验将 ALU 输出结果通过板载七段数码管进行显示验证，原理图如图 2所示：

图 2: ALU 实验原理图

实验要求：

1. 根据 ALU 原理图 (图 1)，使用 Verilog 语言定义 ALU 模块，其中输入输出端口参考实验原

理，运算指令码长度为 [2:0]。

2. 自行编写 Testbench 仿真文件，时钟周期设为 10ns，每个时钟周期输入 A、B、OP，捕获输出

并打印在控制台。

注意: 由于疫情原因无硬件设备上板测试，因此不需要做 8-32bit 扩展。但仍需测试每种运

算结果（具体见实验报告表格）。

3. 验证表 1中所有功能。

4. 实现 SLT 功能。

5. 给出 RTL 源程序（.v 文件）

6. 内置一个 32 位 num2（值为 32h’01）作为输入到运算器端口 A；

7. 将 sw0-sw7 输入到 num1, 经过无符号扩展至 32 位后，输入到运算器的端口 B；

8. 运算器支持“加、减、与、或、非”5 种运算，需要 3 位（8 个操作）。将 sw15-sw14 输入到 op 作

为运算器的控制信号；

9. 将计算 32 位结果 s 显示到七段数码管 (16 进制)。

灰色部分由于疫情原因暂不实现

1.3.2 流水线实验

本次实验为仿真实验，设计完成后仅需进行行为仿真。

实验要求：

1. 实现 4 级流水线 32bit 全加器，每一级进行 8bit 加法运算，需带有流水线暂停和刷新；

2. 模拟流水线暂停，仿真时控制 10 周期后暂停流水线 2 周期（第 2 级），流水线恢复流动；

3. 模拟流水线刷新，仿真时控制 15 周期时流水线刷新（第 3 级）。

1.4 实验环境

以下表格中红色部分需自行实现，黑色部分与实验发布包中提供。

1.4.1 ALU 实验

|–top.v 设计顶层文件，参照图 2将各模块连接。

|—-alu.v ALU 模块，本次实验重点。

|—-display.v 七段数码管显示模块文件，已提供。

|——seg7.v 七段数码管显示模块组成文件，已提供。

|–constr.xdc 综合实现时，约束文件，已提供。

|–sim.v 仿真文件，控制时钟、信号。

表 2: ALU 实验文件树

1.4.2 流水线实验

剩余15页未读，继续阅读

湯姆漢克

2023-07-26

这份实验报告详细介绍了重庆大学计算机组成原理的实验内容，对于理解计算机原理非常有帮助。

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Stacey、D

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