突发通信中突发通信中Turbo码的码的FPGA实现实现
给出了低复杂度和低延迟的Turbo码编译码的FPGA实现方案,方案中分量码译码算法采用Max-Log-Map算法。基
于提出的设计方案,在Xilinx的FPGA芯片上实现了帧长在64～1024之间可变的短帧长Turbo编译码模块。仿真和
测试结果表明,该模块的误码率性能优良、译码延时较小、数据吞吐量大,可用于低信噪比条件下突发数据通信中
的差错控制。
Turbo码是一种低信噪比条件下也能达到优异纠错性能的信道编码。早期为了强调Turbo码接近香农限的优异性能，研究的码
字长度非常大[1～2]，存在译码复杂度大、译码时延长等问题。突发数据通信以传输中小长度的数据报文业务为主，所以突发
通信中的Turbo码的码长也是中等长度以下的。本文面向突发数据通信中的信道编码应用，研究了短帧长Turbo码编译码算法
的FPGA实现。实现中采用了优化的编译码算法，以降低译码复杂度和译码延时。最后仿真和测试了Turbo译码器的纠错性能
和吞吐量。
1 Turbo码编码器的FPGA实现
Turbo码的编码器是由两个RSC（递归系统卷积码）分量编码器和一个交织器组成。RSC码不仅具有系统码的优点，而且对于
一个RSC码，总存在一个具有完全相同栅格结构的NSC码（非系统卷积码）。本系统中使用两个相同的RSC编码器，生成的
多项式都是G＝[1，15/13]，系统编码率为1/3。
交织器的功能是利用随机化的思想将两个相互独立的短码组合成一个长的随机码。本课题中Turbo码交织器的实现是构造一个
交织地址发生器，并根据输入的帧长信息，实时地产生交织地址序列。
图1为编码器的FPGA实现结构图。编码前，地址发生器获取帧长信息，完成交织地址生成的准备过程。编码时，信息序列被
依次写入双口RAM，待写完一帧数据后，地址产生器开始生成顺序地址和交织地址。双口RAM按两个地址读取信息序列X和
交织后的信息序列X’进行RSC编码；最后编码器输出系统位X和校验位P0和P1。
2 Turbo码译码器的FPGA实现
Turbo码译码器比较复杂，下面从译码器的接口、内部结构、内部的时序控制、分量译码MAX-Log-MAP算法和SISO模块的实
现五个方面来详细阐述译码器的FPGA实现。
2.1 译码器的接口
Turbo码译码器顶层模块的接口管脚如表1所示。
2.2 译码器的内部结构
Turbo码译码器由两个软输入/软输出分量译码器、交织器以及相应的解交织器构成。译码是信息在两个分量译码器之间迭代运
算的过程。在迭代运算中，上一次运算得到uk的外信息Λe(uk)作为下一次运算uk的先验信息Λa(uk)。Turbo码分量译码器译码
算法主要有MAP类（最大后验概率译码算法）和SOVA类（软判决Viterbi译码算法）[3]。本文采用运算复杂度和性能都适中的
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