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RISC-V External Debug Support

Version 0.11nov12

Tim Newsome <tim@siﬁve.com>

November 12, 2016

Warning! This draft speciﬁcation will change before being ac-

cepted as standard, so implementations made to this draft speciﬁca-

tion will likely not conform to the future standard.

Contents

1 Introduction 5

2 About This Document 5

2.1 Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.2 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.3 Register Deﬁnitions . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.3.1 Long Name (shortname, at 0x123) . . . . . . . . . . . . . 6

3 Background 6

4 Supported Features 6

5 System Overview 7

6 Debug Transport Module (DTM) 9

7 Debug Module( DM) 9

7.1 Debug Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

7.2 System Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

7.3 Debug Interrupt Block . . . . . . . . . . . . . . . . . . . . . . . . 11

7.4 Halt Notiﬁcation Block . . . . . . . . . . . . . . . . . . . . . . . . 11

7.5 Debug ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

7.6 Debug RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

7.7 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

7.8 Bus Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

7.9 Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

7.10 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

7.11 Debug Module Debug Bus Registers . . . . . . . . . . . . . . . . 14

7.11.1 Control (dmcontrol, at 0x10) . . . . . . . . . . . . . . . . 14

7.11.2 Info (dminfo, at 0x11) . . . . . . . . . . . . . . . . . . . . 16

7.11.3 Authentication Data (authdata0, at 0x12) . . . . . . . . 18

7.11.4 Authentication Data (authdata1, at 0x13) . . . . . . . . 18

7.11.5 Serial Data (serdata, at 0x14) . . . . . . . . . . . . . . . 19

7.11.6 Serial Status (serstatus, at 0x15) . . . . . . . . . . . . . 19

7.11.7 System Bus Address 31:0 (sbaddress0, at 0x16) . . . . . 20

7.11.8 System Bus Address 63:32 (sbaddress1, at 0x17) . . . . 20

7.11.9 System Bus Data 31:0 (sbdata0, at 0x18) . . . . . . . . . 20

7.11.10 System Bus Data 63:32 (sbdata1, at 0x19) . . . . . . . . 21

7.11.11 Halt Notiﬁcation Summary (haltsum, at 0x1b) . . . . . . 21

7.11.12 System Bus Address 95:64 (sbaddress2, at 0x3d) . . . . 22

7.11.13 System Bus Data 95:64 (sbdata2, at 0x3e) . . . . . . . . 22

7.11.14 System Bus Data 127:96 (sbdata3, at 0x3f) . . . . . . . . 23

7.12 Debug Module System Bus Registers . . . . . . . . . . . . . . . . 23

7.12.1 Clear Debug Interrupt (cleardebint, at 0x100) . . . . . 23

7.12.2 Set Halt Notiﬁcation (sethaltnot, at 0x10c) . . . . . . . 25

7.12.3 Serial Info (serinfo, at 0x110) . . . . . . . . . . . . . . . 25

7.12.4 Serial Send 0 (sersend0, at 0x200) . . . . . . . . . . . . . 25

7.12.5 Serial Receive 0 (serrecv0, at 0x204) . . . . . . . . . . . 25

7.12.6 Serial Status 0 (serstat0, at 0x208) . . . . . . . . . . . . 26

8 RISC-V Debug 26

8.1 Hart IDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

8.2 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

8.3 Debug ROM Contents . . . . . . . . . . . . . . . . . . . . . . . . 27

8.4 dret Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

8.5 Load-Reserved/Store-Conditional Instructions . . . . . . . . . . . 28

8.6 Core Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . 28

8.6.1 Debug Control and Status (dcsr, at 0x7b0) . . . . . . . . 28

8.6.2 Debug PC (dpc, at 0x7b1) . . . . . . . . . . . . . . . . . . 30

8.6.3 Debug Scratch Register (dscratch, at 0x7b2) . . . . . . . 30

8.6.4 Privilege Level (priv, at virtual) . . . . . . . . . . . . . . 30

9 Trigger Module 31

9.1 Trigger Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

9.1.1 Trigger Select (tselect, at 0x7a0) . . . . . . . . . . . . . 31

9.1.2 Trigger Data 1 (tdata1, at 0x7a1) . . . . . . . . . . . . . 32

9.1.3 Trigger Data 2 (tdata2, at 0x7a2) . . . . . . . . . . . . . 33

9.1.4 Trigger Data 3 (tdata3, at 0x7a3) . . . . . . . . . . . . . 33

9.1.5 Match Control (mcontrol, at 0x7a1) . . . . . . . . . . . . 33

9.1.6 Instruction Count (icount, at 0x7a1) . . . . . . . . . . . 35

10 JTAG Debug Transport Module 37

10.1 Background . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

10.2 JTAG Connector . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

10.3 JTAG Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

10.3.1 IDCODE (00001) . . . . . . . . . . . . . . . . . . . . . . . 38

10.3.2 DTM Control (dtmcontrol, at 10000) . . . . . . . . . . . 41

10.3.3 Debug Bus Access (dbus, at 10001) . . . . . . . . . . . . 42

10.3.4 BYPASS (11111) . . . . . . . . . . . . . . . . . . . . . . . 44

A Debugger Implementation 45

A.1 Debug Bus Access . . . . . . . . . . . . . . . . . . . . . . . . . . 45

A.2 Debug RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

A.3 Main Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

A.4 Reading Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

A.5 Writing Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

A.6 Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

A.7 Reading Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 49

A.8 Writing Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

A.9 Running . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

A.10 Single Step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

A.11 Handling Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . 50

B Debug ROM Source 50

C Trace Module 52

C.1 Trace Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . 53

C.2 Trace Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

C.3 Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

C.4 Trace Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

C.4.1 Trace (trace, at 0x728) . . . . . . . . . . . . . . . . . . . 56

C.4.2 Trace Buﬀer Start (tbufstart, at 0x729) . . . . . . . . . 58

C.4.3 Trace Buﬀer End (tbufend, at 0x72a) . . . . . . . . . . . 58

C.4.4 Trace Buﬀer Write (tbufwrite, at 0x72b) . . . . . . . . . 58

D Future Ideas 58

D.1 Lightweight Brainstorming . . . . . . . . . . . . . . . . . . . . . . 59

E Change Log 60

List of Figures

1 RISC-V Debug System Overview . . . . . . . . . . . . . . . . . . 8

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