实验二 用可编程逻辑器件 FPGA 实现组合
逻辑电路的设计
一、 实验目的
1. 熟悉 QuartusⅡ 软件的开发环境；
2. 熟悉友晶的开发平台 DE2 开发板；
3. 掌握用中规模数字集成电路实现组合逻辑电路的设计方法；
4. 了解数字可编程逻辑器件的应用设计。
二、实验任务及要求
设计两个四位二进制数的加减运算显示电路。要求：一个控制加减运算的功
能按键；两数相加的绝对值不大于 15；用两个七段数码管显示算术运算结果
（0～15）；当运算结果为负数时，红色发光二极管亮。
三、实验原理
1.器件要求：
本次实验需要用到 3 个 74283，2 个 7447 译码器，1 个 7485 数值比较器和 9
个异或门。其中 74283 是加法器，通过逻辑电路事先得出每一位全加器的进位
输入信号，而无需再从最低位开始从最高位逐位传递进位信号，此次实验中对
74283 的输入端进行设计使其成为四位二进制数的加减器；7447 译码器是用于
连接七段数码管；7485 数值比较器用于比较两多位数，从高而低逐位比较，而
且只有当高位相等时才要比较低位，且大小由第一个不等的高位决定。
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