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数字逻辑实验指导 de2-115开发板

FPGA(Field Programmable Gates Array,现场可编程门阵列) 与 CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)都是可编程逻辑器件,它们是在 PAL、 GAL 等逻辑器件的基础之上发展起来的,它们统称为(PLD Programmable Logic Device,可 编程逻辑器件),同以往的 PAL、GAL 等相比较,FPGA/CPLD 的规模大,可以实现一个数 字电路的一个完整系统或子系统,由于其具有的可编程特性,系统方案的修改变得容易和高 效。FPGA/CPLD 芯片及其开发系统问世后,受到世界范围内电子工程设计人员的广泛关注 和普遍欢迎。
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武汉纺织大学数学与计算机学院 数字逻辑实验指导
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Wuhan Textile University
数字逻辑
实验指导
数字逻辑课程组
2016/10/28

武汉纺织大学数学与计算机学院 数字逻辑实验指导
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目 录
目录............................................................................................................................................2
第 1 章 绪论...........................................................................................................................3
1.1 FPGA/CPLDCAD 技术概述......................................................................................................3
1.2 ASIC 和 FPGA/CPLD 电路设计的一般流程.............................................................................3
第 2 章 DE2‐115 开发板硬件结构简介.....................................................................................4
2.1 DE2‐115 开发板布局和组件...................................................................................................4
2.2 DE2‐115 开发板上电...............................................................................................................6
第 3 章 QUARTUSII17.0 及 MODELSIM10.4 的安装.................................................................8
3.1 QUARTUSII17.0 对计算机系统的配置要求.............................................................................8
3.2 软件下载.................................................................................................................................8
3.3 QUARTUSII17.0 套件及 MODELSIM 的安装...............................................................................8
3.4 QUARTUSII17.0 软件的破解.....................................................................................................8
3.5 USB‐BLASTER 驱动安装方法....................................................................................................9
3.6 无法下载及其解决方法.......................................................................................................10
3.7 MODELSIM 的破解...................................................................................................................10
3.8 QUARTUS 与 MODELSIM 的关联设置........................................................................................11
第 4 章 QUARTUSII17.0 软件使用.........................................................................................12
4.1 图形用户界面设计流程.......................................................................................................12
4.2 设计实例...............................................................................................................................14
4.3 引脚锁定和下载验证...........................................................................................................25
第 5 章 DE2‐115 开发板实验部分..........................................................................................27
5.1 实验注意事项(DE2‐115 开发板引脚与硬件资源连接).......................................................27
5.2 EDA 实验................................................................................................................................32
实验
1. 3
人表决器设计
............................................................................................................32
实验
2. 1
位全加器的设计
........................................................................................................34
实验
3. 3
输入与门、
3
输入或门设计
.....................................................................................36
实验
4.
六或七进制计数器设计
...............................................................................................37
实验
5. “1011
”序列检测器设计
.............................................................................................39
实验
6.
实用的九人表决器设计
...............................................................................................42
实验
7.
时钟
(7
段数码管显示
)
设计
..........................................................................................46
实验
8. 8‐3
优先编码器
.............................................................................................................55
实验
9. 3‐8
线译码器
.................................................................................................................57
实验
10.
彩灯实验
...................................................................................................................59
实验
11. UART0
串行通信接口实验
.......................................................................................61
实验
12. UART1
串行通信接口实验
.......................................................................................64
实验
13. VGA
显示接口实验
...................................................................................................67
实验
14.
模拟电子琴实验
.......................................................................................................73

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第1章 绪 论
1.1 FPGA/CPLD CAD 技术概述
FPGA(Field Programmable Gates Array ,现场可编程门阵列) 与 CPLD(Complex
Programmable Logic Device,复杂可编程逻辑器件)都是可编程逻辑器件,它们是在 PAL、
GAL 等逻辑器件的基础之上发展起来的,它们统称为(PLD Programmable Logic Device,可
编程逻辑器件),同以往的 PAL、GAL 等相比较,FPGA/CPLD 的规模大,可以实现一个数
字电路的一个完整系统或子系统,由于其具有的可编程特性,系统方案的修改变得容易和高
效。FPGA/CPLD 芯片及其开发系统问世后,受到世界范围内电子工程设计人员的广泛关注
和普遍欢迎。
经过了多年的发展,许多公司都开发出了多种类型的可编程逻辑器件。比较典型的有
Xilinx 公司的 FPGA/CPLD 器件系列和 Altera 公司的 FPGA/CPLD 器件系列,它们开发较
早,占据了较大的可编程市场份额。另外还有其它一些公司如:Actel、Lattice、atmel 也生
产 FPGA/CPLD 器件,这里不再一一介绍。
尽管 FPGA、CPLD 和其它类型 PLD 的结构各有其特点和长处,但概括起来,它们是由
三大部分组成的:
1. 一个二维的逻辑块阵列,构成了 PLD 器件的逻辑组成核心;
2. 输入/输出块;
3. 连接逻辑块的互连资源,连线资源由各种长度的连线线段组成,其中也有一些可编
程的连接开关,它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。
1.2 ASIC 和 FPGA/CPLD 电路设计的一般流程
ASIC(Application Specific Integrated Circuit,专用集成电路)的设计与 FPGA/CPLD 电路
设计相似,通常可将设计流程归纳为以下 7 个步骤。
1. 设计输入:在传统设计中,设计人员是应用原理图输入方法来开始设计的,90 年
代后,VHDL、Verilog HDL、AHDL 等硬件描述语言的输入方法得到了广大工程设计人员的
认可;
2. 前仿真:所设计的电路必须在布局布线前验证,目的主要是在仿真时,验证电路功
能是否有效。在 ASIC 设计和 FPGA/CPLD 设计中,这一步骤称为第一次 Sign-off;
3. 设计输入的编译:设计输入之后就有一个从高层次系统行为设计向低层次门级逻辑
电路的转化翻译过程,即把设计输入的某种或某几种数据格式转化为底层软件能够识别的某
种数据格式(网表),以求达到与其工艺无关;
4. 设计输入的优化:对于上述综合生成的网表,根据布尔方程功能等效的原则,用更
小更快的综合结果替代一些复杂的单元,并与指定的库映射生成新的网表,这是硬件描述语
言输入方式中减小电路规模的一条必由之路;
5. 布局布线:当初步的仿真被验证后,就开始布局布线,这一步可相对规划出 ASIC
和 FPGA/CPLD 设计;
6. 后仿真:设计人员需要利用在布局线中获得的更精确的 RC 参数再次验证电路的功
能和时序,在 ASIC 设计和 FPGA/CPLD 设计中,这一步骤称为第二次 Sign-off;
7. 流片:在布局布线和后仿真完成之后,当需要大批量生产该芯片时,就可以开始
ASIC 芯片的投产。

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第2章 DE2-115 开发板硬件结构简介
2.1 DE2-115 开发板布局和组件
图 2-1 和图 2-2 给出了 DE2-115 开发板的全貌,它描述了开发板的布局,并标注出连接
器和关键部件的位置。
图 2.1 DE2-115 开发板结构
图 2-1 DE2-115 开发板背面
DE2-115 开发板为用户提供了广泛的用于实现从简单的电路设计到各种多媒体电路设
计的硬件资源。
DE2-115 开发板包括以下硬件资源:
Altera Cyclone® IV 4CE115 FPGA 器件;
Altera 系列配置器件 EPCS64;
板上 USB Blaster 用于编程,同时支持 JTAG 模式和 AS 模式;
2MB SRAM;
2 片 64MB SDRAM;
8MB 闪存;

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SD 卡插槽;
4 个按钮开关;
18 个拨动开关;
18 个红色 LEDs;
9 个绿色 LEDs;
50MHz 晶振提供时钟源;
24-bit CD-品质声道 CODEC 带有线路输入,线路输出和麦克风输入接口;
VGA DAC (8-比特高速三通道 DACs)带有 VGA 输出接口;
TV 解码器(NTSC/PAL/SECAM)和 TV 输入接口;
2 千兆以太网 PHY 带 RJ45 连接器;
带有 A 类和 B 类 USB 接口的 USB 主从控制器;
RS-232 收发器和 9 针连接器;
PS/2 鼠标/键盘接口 IR 收发器;
2 个 SMA 接头,用于外部时钟输入/输出;
1 个 40-pin 扩展口,带二极管保护;
1 个 HSMC 连接器;
16x2 的 LCD 模块;
除了这些硬件功能外,DE2-115 开发板还支持标准 I/O 接口和用于评估各项组件的控制
面板等软件工具。该软件也提供用于验证 DE2-115 开发板高级功能的大量实例演示。
图 2-3 DE2-115 系统框图
为确保正常使用 DE2-115 开发板,用户必须先熟悉 Quartus II 软件。一些基础知识可以
通过“Getting Started with Altera’s DE2-115 Board” (tut_initialDE2-115.pdf) 和“Quartus II
Introduction”(根据使用者键入设计的方法有三个版本:Verilog、VHDL 或者 schematic))来获
取。这两个教程在 DE2-115 随附的系统盘中“ DE2_115_tutorials”提供,也可以在友晶科技
DE2-115 网页上得到。
图 2-3 展示了 DE2-115 开发板的系统框图。
下面是关于图 2-3 中各功能块更详细的信息:
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