Referencemanual：STM32L100xx,STM32L151xx,STM32L152xxandSTM32L162xx

datasheet

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September 2016 DocID15965 Rev 14 1/908

RM0038

Reference manual

STM32L100xx, STM32L151xx, STM32L152xx and STM32L162xx

advanced ARM

-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32L151xx, STM32L152xx and STM32L162xx and STM32L100xx

microcontroller memory and peripherals. The STM32L151xx, STM32L152xx and

STM32L162xx and STM32L100xx value line will be referred to as STM32L1xxxx throughout

the document, unless otherwise specified.

The STM32L1xxxx is a family of microcontrollers with different memory sizes, packages and

peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

corresponding datasheets.

For information on programming, erasing and protection of the internal non volatile memory

please refer to

Section 3: Flash program memory and data EEPROM (FLASH).

For information on the ARM

Cortex

-M3 core, please refer to the Cortex

-M3 Technic al

Reference Manual.

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• STM32L100xx datasheet

• STM32F10xxx/20xxx/21xxx/L1xxxx Cortex

-M3 programming manual

• Migrating from STM32L15xx6/8/B to STM32L15xx6/8/B-A and from STM32L100x6/8/B to

STM32L100x6/8/B-A (TN1176)

• Migrating from STM32L15/6xRC-A to STM32L15/6xRC and from STM32L15/6xVC-A to

STM32L15/6xVC (TN1177)

• Migrating from STM32L15/6xxD to STM32L15/6xxE (TN1178)

• Migrating from STM32L15/6xxD to STM32L15/6xVD-X (TN1201)

www.st.com

Contents RM0038

2/908 DocID15965 Rev 14

Contents

1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

1.1 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

1.2 Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

1.4 Product category definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

2 System architecture and memory overview . . . . . . . . . . . . . . . . . . . . . 42

2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2.3 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.5 NVM overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.6 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.7 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3 Flash program memory and data EEPROM (FLASH) . . . . . . . . . . . . . . 52

3.1 NVM introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.2 NVM organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.3 Read interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.3.1 Relation between CPU clock frequency and Flash memory read time . 59

3.3.2 Instruction prefetch when Flash access is 64 bits . . . . . . . . . . . . . . . . . 60

3.3.3 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.4 Memory operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.4.1 Unlocking/locking memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.4.2 Erasing memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

3.4.3 Programming memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

3.4.4 Read while write (RWW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

3.5 Option byte description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

3.5.1 Option byte block programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.6 Quick reference to programming/erase functions . . . . . . . . . . . . . . . . . . 77

3.7 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

3.7.1 Readout protection (RDP) of the program and data EEPROMs . . . . . . 80

DocID15965 Rev 14 3/908

RM0038 Contents

3.7.2 Write protection (WRP) of the program memory . . . . . . . . . . . . . . . . . . 82

3.7.3 Write protection error flag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

3.7.4 PCROP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

3.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

3.9 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

3.9.1 Access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . . . . . . 83

3.9.2 Program/erase control register (FLASH_PECR) . . . . . . . . . . . . . . . . . . 84

3.9.3 Power down key register (FLASH_PDKEYR) . . . . . . . . . . . . . . . . . . . . 87

3.9.4 Program/erase key register (FLASH_PEKEYR) . . . . . . . . . . . . . . . . . . 87

3.9.5 Program memory key register (FLASH_PRGKEYR) . . . . . . . . . . . . . . . 87

3.9.6 Option byte key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . . . 88

3.9.7 Status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

3.9.8 Option byte register (FLASH_OBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.9.9 Write protection register (FLASH_WRPRx) . . . . . . . . . . . . . . . . . . . . . . 91

3.9.10 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

4 CRC calculation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.1 CRC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.4.1 Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.4.2 Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.4.3 Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.4.4 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

5 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

5.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

5.1.1 Independent A/D and DAC converter supply and reference voltage . . . 98

5.1.2 Independent LCD supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

5.1.3 RTC and RTC backup registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

5.1.4 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

5.1.5 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 100

5.1.6 Dynamic voltage scaling configuration . . . . . . . . . . . . . . . . . . . . . . . . 102

5.1.7 Voltage regulator and clock management when VDD drops

below 2.0 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

Contents RM0038

4/908 DocID15965 Rev 14

5.1.8 Voltage regulator and clock management when modifying the

VCORE range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

5.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

5.2.1 Power on reset (POR)/power down reset (PDR) . . . . . . . . . . . . . . . . . 105

5.2.2 Brown out reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

5.2.3 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 107

5.2.4 Internal voltage reference (VREFINT) . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.3.1 Behavior of clocks in low-power modes . . . . . . . . . . . . . . . . . . . . . . . . 109

5.3.2 Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

5.3.3 Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

5.3.4 Low-power run mode (LP run) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

5.3.5 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

5.3.6 Low-power sleep mode (LP sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

5.3.7 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

5.3.8 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

5.3.9 Waking up the device from Stop and Standby modes using the RTC

and comparators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

5.4 Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

5.4.1 PWR power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . 120

5.4.2 PWR power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . 123

5.4.3 PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

6 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

6.1.1 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

6.1.2 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

6.1.3 RTC and backup registers reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

6.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

6.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

6.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

6.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

6.2.4 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

6.2.5 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

6.2.6 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

6.2.7 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

6.2.8 System clock source frequency versus voltage range . . . . . . . . . . . . . 134

DocID15965 Rev 14 5/908

RM0038 Contents

6.2.9 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

6.2.10 Clock Security System on LSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

6.2.11 RTC and LCD clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

6.2.12 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.2.13 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.2.14 Internal/external clock measurement with TIM9/TIM10/TIM11 . . . . . . 136

6.2.15 Clock-independent system clock sources for TIM9/TIM10/TIM11 . . . . 138

6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.2 Internal clock sources calibration register (RCC_ICSCR) . . . . . . . . . . 141

6.3.3 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 141

6.3.4 Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

6.3.5 AHB peripheral reset register (RCC_AHBRSTR) . . . . . . . . . . . . . . . . 147

6.3.6 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 149

6.3.7 APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 150

6.3.8 AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . 153

6.3.9 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 155

6.3.10 APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 157

6.3.11 AHB peripheral clock enable in low-power mode register

(RCC_AHBLPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

6.3.12 APB2 peripheral clock enable in low-power mode register

(RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

6.3.13 APB1 peripheral clock enable in low-power mode register

(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

6.3.14 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

6.3.15 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

7 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

7.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

7.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

7.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

7.3.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

7.3.2 I/O pin multiplexer and mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

7.3.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

7.3.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

7.3.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

7.3.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

7.3.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

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