verilog 两种方法实现 除法器

第一部分

一、 实验目的与要求：

用 verilog 语言编写出一个除法器的代码，并在 modelsim

中进行功能仿真，认真的完成实验报告。

二、 实验设备（环境）及要求：

在 modelsim 环境下编写代码与测试程序，并仿真；

在 synplify pro 下编译，设置硬件并综合。

三、 实验内容及步骤：

3、 在中进行初步综合；

4、 完成实验报告；

四、实验结果及数据处理：

仿真结果与 verilog 代码及 synplify 综合电路：

仿真结果与 verilog 代码

1、仿真结果：

2、Verilog 原代码：

module divider(dividend,divisor,clk,rst,quotient,reminder);

// 端口申明 //

input [7:0]dividend;

reg [7:0]q;

reg [7:0]r;

reg [7:0]d;

reg [7:0]quotient;

reg [7:0]reminder;

reg [1:0]state;

// 定义参数 //

parameter S0=0;

parameter S1=1;

parameter S2=2;

d<=0;

r<=0;

quotient<=0;

reminder<=0;

state<=0;

end

else

begin

case(state) /*synthesis full_case*/

S0: