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关于等精度频率计的代码FPGA部分实现原理

原创文档,实现过程有本人呕心沥血话了数天完成,对于初学者学习有巨大的帮助。
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/*------------以下是 frequence 模块的
编 程 思 路 - 分
析 ------------------------------------------------
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-----------------本文严禁抄袭和用于各
种 商 业 用 途 , 违 者 必
究 ------------------------------------------------
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--------------- 作 者 : 熊 . 楚
华 ------------------------------------------------
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--------------
---------------------- 修 改 日 期 :
2017/12/14------------------------------------

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*/
等精度测频必须根据信号频率的不
同设置不同的预置闸门时间,被测
频率越大肯定预置闸门时间越短,
最小 1ms,最大 10s.
第一部分:闸门时间
预置同步模块设计
程序 1:(闸门时间的预置程序)就是
先预设一个最小的闸门时间,已知
预设一个标准信号频率,搞两个计
数器,一个计标准一个计待测,标

准个数已经计算出来了,看待测计
数在哪个段,跟据这个判断待测信
号的频率,已经有点精确但是不是
超级精确,在根据待测频率的段位
设置更匹配的闸门时间从而更精确
的测量待测频率
步骤分析:(待测信号计数器
cnt_fx,这个计数器是待测信号的上升
沿计数一次,跟系统时钟无关),
(标准信号在预置闸门时间内的计
数器 cnt_b,这个是在标准信号,假
设 100MHZ 吧在程序中用 clk 表示,
在 这 个 信 号 上 升 沿 计 数 一 次 ) ,
(标准信号在初始预置闸门时间内
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