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WRITINGTESTBENCHES

Whatisverification
l 由TESTBENCH 和DUV(design under Verification)组成的Verification体系
Testbench
DUV
stimulus response

Whatisverification
l Verification 的过程
– Verification过程就是保证Transformation前后一致性的过程。
– Verification只能证明存在错误,不能证明不存在错误。
– Verification的结果宁愿为false-negative,避免为false-positive。
l false-negative:testbench报告的错误在设计中不存在。
l false-positive:报告设计中的错误为正确。
transformation
Verification
Specification
RTLcode等
RTLcoding
Gate_levelnetlist等
Startpoint Theresult

Whatisverification
l 设计过程中人为因素的验证,例如:
在这种情况下,只能验证RTL代码的实现是否与specification的实现设计说明
(interpretation)一致,而无法验证出interpretation出现的错误。所以,设计
中的人为因素造是不可靠的,并且是不可重复的。
RTLcoding
Verification
interpretation
Specification

Whatisverification
l 在设计中排除人为错误的方法
– Automation:自动化排除了人为的干预,但对于硬件设计这种需要人的智慧与创造性的工
作,不可能全部自动化。
– Pok aYoka:按照简化及标准化的原则,将分步实现整个工作过程,人只需根据渴望的结
果决定步骤的顺序。这要求我们对整个工作过程进行完整的,标准化的定义。根据目前的
验证技术,我们还不能对验证过程做如此的定义。
– Redundancy:成本较高,往往需要一个专门的人做验证。
RTLcoding
Verification
Interpretation
Interpretation
Specification
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