Verilog基础语法讲解 - CSDN文库

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Verilog HDL 基础语法讲解之模块代码基本结构

本章主要讲解 Verilog 基础语法的内容，文章以一个最简单的例子“二选一多路器”来引

入一个最简单的 Verilog 设计文件的基本结构。

以下为本章中例子中的代码：

01 /*=======================================

02 * file neme : mux2.v

03 * author : 小梅哥

04 * Verison : V1.0

05 * date : 2015年07月01日

06 * description：

07 * 当sel为0时，将输入端口in_a上的数据通过out端口输出，

08 * 否则将输入端口in_b上的数据通过out端口输出

09 =======================================*/

10

11 module mux2(in_a,in_b,sel,out);

12

13 input [1:0] in_a; //输入端口in_a

14 input [1:0] in_b; //输入端口in_b

15

16 input [0:0] sel; //通路选择线

17

18 output [1:0] out; //输出端口out

19

20 /*--------------------------------------------

21 当sel为0时，选择将in_a端口的数据通过out端口输出，

22 当sel为1时，选择将in_b端口的数据通过out端口输出.

23 --------------------------------------------*/

24 assign out = (sel == 1'b0)? in_a : in_b;

25

26 endmodule

（注：最左侧一列行号是作者为了讲解方便加上的，不属于代码内容，请知悉）

以上代码描述的电路如下图所示：

图：二选一多路器电路模型

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ganbiaovip

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