EDA技术及实例开发教程陈炳权主编湘潭大学出版社课后习题答案

EDA

需积分: 10 169 浏览量更新于2023-05-26 评论收藏 112KB PDF 举报

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EDA 

󰄄  7 

1.EDA 󰀨󰅰󰀍

 EDA  Electronic Design Automation 󰅰󰀍󰇑󰇒 

2. EDA  EDA 󰃻

EDA 󰁖󰀍󰀍󰅎 󰀍 EDA 󰂼

󰀸󰁵󰆗  

 󰁖 󰇒󰁉󰇑

󰀸󰀓󰇙󰁋

󰄨 󰅑󰅡󰁠󰀓󰀹󰂼󰇵󰇬󰅵

󰇑󰆦󰁉 IES/ASIC 󰇒

3.󰁉 EDA 

 EDA 󰆺

󰅄

4. 󰇙  

: (A) 󰂾󰇑󰁸󰅰󰇙 󰁉󰇑󰆨

󰁠󰇧󰆮 (1)󰇒󰁵󰆨 VHDL 󰁵

 󰇒󰁵󰇙 (2)󰆨  (RegisterTransport Level RTL) 

󰁸󰁸󰇙󰇙 (3) RTL 󰆨  ( )

󰇙 (4)󰆨 (ASIC  )󰆨 FPGA 

󰅣 󰇙󰇙 󰇙󰂾󰇑󰇒󰅰󰁠

(B) 󰂾 󰀨 netlist

file 󰁖 cdl, spice, aucdl...

5. 󰁉 EDA 󰆗󰄤󰂾󰄽󰇑

󰅰󰇵󰁉 ?

: EDA 󰆗󰀬󰄈 4     󰀸

󰁵  

6.󰆗 EDA 󰁖󰄤 EDA 󰀔

: 1󰆗 EDA 󰁖 Altera  MAX+plus II Quartus II 

Lattice  ispEXPERT Xilinx  Foundation Series

2Max+plus II  A1tera 󰁉 EDA 󰅇󰂑

 VHDL  Verilog 󰁵󰁱 EDIF 󰇵

󰅇󰄤󰀊 󰁖󰄨 󰄨󰄨 

󰄨 󰂾󰅎 Max+plus II 󰄨󰁉 Edif VHDL  Verilog

3 󰅶 Max+plus II 󰁗 󰁉 󰂄󰇬󰁉 EDA

󰅇󰆗 EDA 󰅇 APEx20K 󰅎󰁖 A1tera  FPGA

CPLD 

Quartus II  A1tera  EDA 󰅇 VHDL 

Verilog  󰁖 VHDL Verilog 󰇙 󰇙  Leonardo

SpectrumSynplify pro  FPGA Compiler II 󰁖󰇃󰇙 Quartus II 󰅑󰁉

󰄤󰀚󰀑󰁉󰄤 VHDL/Verilog 󰂘󰇙

Quartus II 󰄨 󰅇󰄨  Modelsim Quartus II  A1tera

DSP 󰇙󰁱 MA TLAB  DSP Builder 

󰁠 FPGA  DSP  DSP 󰀸 EDA  Quartus II 

󰁱 SOPC Builder  SOPC 

ispExPERT  Lattice 󰆗 VHDL Verilog  ABEL

󰁵󰇙󰄨󰂾󰂼 ispExPERT  EDA 󰅰

󰇬󰄈󰅎󰁗󰇵󰁱 EDA 



Foundation Series  Xilinx  EDA 󰁉󰇒󰄽

 Foundation  Xilinx  Synopsys

FPGA Express 󰇙󰇬 EDA 󰅎

7.  EDA 󰃻󰀬󰁉󰁸

 EDA 󰃻󰅀󰅸󰁉󰀬󰁉

 EDA 󰇑

󰁸󰁖 EDA 󰀬󰁉

󰄄 VHDL 󰀸󰁵

1 (ENTITY)  ARCHITECTURE 󰁱󰂑

 󰂑󰅰󰂑󰅰

2󰇑󰁉󰁱󰂎󰁖󰁱󰂾󰁉󰁖

󰀸 󰇑󰁉󰁠󰂎 VHDL 󰇙󰇑

󰁉󰂎

󰇑󰁉󰅛󰀬󰁠 󰂾󰁠 󰅛󰁖 󰅛

 RETURN 󰁵󰁖󰅕󰁵󰁖

󰅙 󰅕󰁵󰄡󰅕󰁵 

 RETURN 󰁵󰁖󰁉󰀚󰁉󰅛

󰁉󰃖󰁉󰁵

3󰅸󰂼󰅸󰂼󰁖󰁉󰁉󰅸󰂼

1󰅸󰂼 ? 󰇵

2󰅸󰂼󰁖󰁉 ? 󰁉󰁠󰇵󰇒󰆨󰅶 

󰂯

3󰁉󰅸󰂼 ?󰁉󰀦󰁉 

4󰂾 VHDL 󰅰󰅣󰁖󰁉

󰅣 󰄿󰅣󰀍 󰅣

󰁵󰁉󰇧󰅏 󰅣 VHDL 󰅰

󰂎 󰂾󰇙󰄨󰅰 󰁉󰅣󰁵󰄽󰁖󰁉 󰇚󰅎

󰁉󰁠󰅣 VHDL 󰇵󰇵󰅣󰁉󰃕

󰁉

5.  BLOCK 󰃖 BLOCK 󰁵 3 



BLOCK  VHD 󰅰󰁖󰅶󰅦 󰄤󰅶󰅦󰂮󰄡

󰁸 󰂾 󰀍 󰂾

󰂾 BLOCK 󰅰



LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY triple_input IS

PORT (A :IN STD_LOGIC;

B :IN STD_LOGIC;

C :IN STD_LOGIC;

OUTA :OUT STD_LOGIC

);

END triple_input;

ARCHITECTURE ADO OF triple_input IS

BEGIN

OUTA<= A AND B AND C;

END ADO;

6.󰁱󰀔󰁱󰀔

󰇑󰁖󰅶 PROCEDURE)  FUNCTION) 

 󰂾󰁠 󰁉󰅕 󰅛

󰅕󰂾󰅰󰁖󰁖

󰇵󰅶󰁵  󰂾 

󰇵󰁵󰁉 󰅛󰁉󰁵 󰂾 

󰅰󰅑󰅕󰄡

󰅕

7 VHDL  󰃖󰅘󰂑󰀚 16#0FA#10#12F#8#789#

8#356#2#0101010#74HC245  CLR/RESET   D100% 

󰁉 1󰅛󰀨󰇔󰇔 2󰇔󰅛

󰇔

116#0FA#󰂾󰇔󰇔󰇔 # 10#12F#8#789# 8#356#

2#0101010#74HC245 

2\74HC574\,CLR/RESET,\IN4/SCLK\,D100%  ,󰇔 

8󰁱󰀔󰁉󰀸󰁖󰀶

󰂾 VHDL 󰅰󰅘󰁉󰂎 VHDL 󰅰󰅸

󰅘󰂾󰅰󰅶 󰁉󰂾

 󰂾󰀸󰅰󰀸 󰁖󰇙 󰆗

󰃁󰁱󰂾󰁉󰁉

󰃖󰀓  architecture packageentitiy 󰅰 󰂾

󰁉 processfunction procedure 󰅰󰅛󰂾 processfunction procedur

󰅰󰁉 󰅎󰆗󰁖 󰅕󰅡󰁖 󰅕󰁖

󰅕󰁖 󰀶 󰅛󰁖󰅕 

  󰅛󰂾󰀍󰁸

 󰀸󰅰󰅕

󰇑󰂎 󰂾󰂎󰂎 󰂾󰀸󰅰󰁖󰀬 󰁉󰁠󰀸

󰅰

󰇙󰀬󰀸 󰀬󰀸 󰂾

󰁖 󰂾󰇡󰅰 󰇙󰀥

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