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SerDes 知识详解
一、 SerDes 的作用
1.1 并行总线接口
在 流行之前芯片之间的互联通过系统同步或者源同步的并行接口传输数据图
演示了系统和源同步并行接口。
随着接口频率的提高,在系统同步接口方式中有几个因素限制了有效数据窗口宽度的
继续增加。
时钟到达两个芯片的传播延时不相等
并行数据各个 的传播延时不相等
时钟的传播延时和数据的传播延时不一致
虽然可以通过在目的芯片内用 补偿时钟延时差,但是 变化
时,时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。
源同步接口方式中,发送侧 把时钟伴随数据一起发送出去限制了 对有效
数据窗口的危害。通常在发送侧芯片内部,源同步接口把时钟信号和数据信号作一样的处
理,也就是让它和数据信号经过相同的路径,保持相同的延时。这样 变化时,时钟和
数据会朝着同一个方向增大或者减小相同的量对 最有利。
我们来做一些合理的典型假设,假设一个 数据的并行总线,••
发送端的数据 !"#$$$很高的要求
走线引入的 !"#$$$很高的要求
时钟的周期抖动 %&!'($"#$$$很高的要求
接收端触发器采样窗口!"#$$$)* 高端器件的 +, 触发器
可以大致估计出并行接口的最高时钟!("#'"#'##'"#!-./0或者 -./
0。
利用源同步接口,数据的有效窗口可以提高很多。通常频率都在 -./ 以下。在实际
应用中可以见到如 +1 接口的时钟可以高达 0*##2./3 位宽。0245 接
口也算一种源同步接口,如 0 在 6-7 中可以做到大约 8##2./ 的时钟。
要提高接口的传输带宽有两种方式,一种是提高时钟频率,一种是加大数据位宽。那
么是不是可以无限制的增加数据的位宽呢?这就要牵涉到另外一个非常重要的问题$$$$$同步
开关噪声9。
这里不讨论 9 的原理,直接给出 9 的公式:SSN = L *N* di/dt。
是芯片封装电感,9 是数据宽度,( 是电流变化的斜率。
随着频率的提高,数据位款的增加,9 成为提高传输带宽的主要瓶颈。图 是一个
0 串扰的例子。图中低电平的理论值在 #由于 9 的影响,低电平表现为震荡,震荡
噪声的最大值达 3#4,因此噪声余量只有 "($3#4!1#4。
6:;0 串扰演示
因此也不可能靠无限的提高数据位宽来继续增加带宽。一种解决 9 的办法是使用差
分信号替代单端信号,使用差分信号可以很好的解决 9 问题,代价是使用更多的芯片引
脚。使用差分信号仍然解决不了数据 的问题,很大位宽的差分信号再加上严格的时序
限制,给并行接口带来了很大的挑战。
1.2 SerDes 接口
源同步接口的时钟频率已经遇到瓶颈,由于信道的非理想 特性,再继续提高
频率,信号会被严重损伤,就需要采用均衡和数据时钟相位检测等技术。这也就是
所采用的技术。/$/是串行器和解串器的简称。串行器/也
称为 发送端,/也称为接收端 0。6:; 是一个 9 对 收发通
道的互连演示一般 9 小于 1。
可以看到, 不传送时钟信号,这也是 最特别的地方,SerDes 在接收端
集成了 CDR(Clock Data Recovery)电路,利用 CDR 从数据的边沿信息中抽取时钟,并
找到最优的采样位置。
SerDes 采用差分方式传送数据。一般会有多个通道的数据放在一个 :; 中以共享
资源,每个通道仍然是相互独立工作的。
SerDes 需要参考时钟(Reference Clock),一般也是差分的形式以降低噪声。接收
端 0 和发送端 的参考时钟可以允许几百个 4 的频差$5;54,也可
以是同频的时钟,但是对相位差没有要求。
作个简单的比较,一个 通道使用 1 个引脚'($0'($目前的 6-7 可
以做到高达 8-。而一个 3 的 0 $3## 的线速率为 3-<3!"-却需要
"# 个引脚。此对比可以看出 在传输带宽上的优势。
相比源同步接口, 的主要特点包括=
SerDes 在数据线中时钟内嵌,不需要传送时钟信号。
SerDes 通过加重/均衡技术可以实现高速长距离传输,如背板。
SerDes 使用了较少的芯片引脚
1.3中间类型
也存在一些介于 和并行接口之间的接口类型,相对源同步接口而言,这些中间
类型的接口也使用串行器/解串器/,同时也传送用于同步的时钟信号。
这类接口如视频显示接口 *= 等。
二、 SerDes 结构(architecture)
的主要构成可以分为三部分, 模块,发送模块 ,接收模块 0。为了方便
维护和测试,还会包括控制和状态寄存器,环回测试,0> 测试等功能。见图 。
6:;>>?5
图中蓝色背景子模块为 @ 层,是标准的可综合 @2, 数字逻辑,可以硬逻辑实现,
也可以使用 6-7 软逻辑实现,相对比较容易被理解。褐色背景的子模块是 27 层,是数
模混合 @2(@2, 电路,是理解 区别于并行接口的关键,也是本文要讨论的内容。
发送 方向 信号 的流 向= FPGA 软逻 辑(fabric) 送过来的并行 信号 ,通 过接 口
FIFO(Interface FIFO) , 送 给 8B/10B 编 码 器 (8B/10B encoder) 或 扰 码 器
(scambler),以避免数据含有过长连零或者连 1。之后送给串行器(Serializer)进行
并->串•转换。串行数据经过均衡器(equalizer)调理,有驱动器(driver)发送出去。
接收方向0信号的流向外部串行信号由线性均衡器AB;/或 6A
6AB;/ 判决反馈均衡结构均衡器调理,去除一部分确定性抖动4C
%&。@0 从数据中恢复出采样时钟,经解串器变为对齐的并行信号。 8>(#> 解码器
8>(#>或解扰器$4完成解码或者解扰。如果是异步时钟系统$
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