zynq中的axi操作时序 - CSDN文库

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干货分享 

设计交流|ZYNQ中的AXI（长文慎入）



该贴在2016-12-15被重新编辑过



ZYNQ

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来源：「FPGA设计交流」微信公众号

作者：FPGA_Engineer

申明：本文首发于上述来源，「开源硬件创客坊」经作者原创授权分享并对原文进行了整理。未经作者本人同意，不得擅自转载。

导读：

近日，DIGILENT中文技术社区的两位小伙伴在用DIGILENTZybo或DIGILENTZedboard这两款XilinxZynq开发套件进行项目制作

的过程中都碰到了一些有关AXI总线的问题。那今天，咱们就来系统地聊聊ZYNQ中的AXI呗~~长文慎入，纯干货...

AXI简介

AXI全称Advanced eXtensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数

据传输方式。在ZYNQ中继续使用，版本是AXI4，所以我们经常会看到AXI4.0，ZYNQ内部设备都有AXI接口。

其实AXI就是ARM公司提出的AMBA (Advanced Microcontroller Bus Architecture) 的一个部分，是一种高性能、高带宽、低延迟的

片内总线，也用来替代以前的AHB和APB总线。第一个版本的AXI（AXI3）包含在2003年发布的AMBA3.0中，AXI的第二个版本

AXI（AXI4）包含在2010年发布的AMBA 4.0之中。

主贴

(/usercenter/5807a685d1a9ab3b599035bc566ce2b9.html)

阿Q(/usercenter/5807a685d1a9ab3b599035bc566ce2b9.html)

楼主

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评论1

FPGA_随风

2018-09-04

内容太粗糙，只有9页，含英文和中文，而且翻译的不好，其中一段话翻译如下主机必须不能够等待设备先给出AWREADY或WREADY信号信号后再给出信号AWVALID或WVLAID

root_in

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