10道FPGA面试笔试题+详解

FPGA 面试题

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：什么是同步逻辑和异步逻辑？（汉王）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问

题一致

〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时

钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部

输入 有无变化，状态表中的每个状态都是稳定的。

化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

：时序设计的实质：

电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立保持时间的而要求。

：建立时间与保持时间的概念？

建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。

不考虑时钟的 ， 的建立时间不能大于（时钟周期  数据最迟到达时间 ）；

保持时间不能大于（ 数据最快到达时间 ）；否则  的数据将进入亚稳态并向后级电

路传播

：为什么触发器要满足建立时间和保持时间？

了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反

馈来所存状态，从后级门传到前级门需要时间。

：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

这也是一个异步电路同步化的问题，具体的可以参考《 技术月刊 》。

亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同

步化的电路其实叫做“一步同位器”，他只能用来对一位异步 信号进行同步。两级触发器可防止亚稳态传播

的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳

态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数

据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现

亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢

复时间 第二级触发器的建立时间  时钟周期。

更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽

度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较

有效，对于进入一个较慢的时钟域，则没有作用 。

位时间内处理的数据量就愈大。假设 "# 是触发器的输入数据 被时钟打入到触发器到数据到达触发器输出

快的时钟频率  。 开发软件也是通过这种方法来计算系统最高运行速度 。因为

"# 和 '() 是由具体的器件工艺决定的，故设计电路时只 能改变组合逻辑的延迟时间 $%&，所以说

缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，

而要使电 路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作

发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这

样可以提高电路的工作 频率。这就是所谓*流水线*技术的基本设计思想，即原设计速度受限部分用一个时

钟周期实现，采用流水线技术插入触发器后，可用  个时钟周期实现，因此系统 的工作速度可以加快，吞

+：时序约束的概念和基本策略？

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调

时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分 组，对分组附加周期约束，然后对

： 设计工程师努力的方向：

芯片容量、集成度都在增加， 设计也朝着高速、高度集 成、低功耗、高可靠性、高可测、可验证性

发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出 1(2，将发现 1(2 的时

间提前，这 也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗

也逐渐进入  设计者的考虑范围，完成相同的功能下，考虑如何 能够使芯片的功耗最低，据说

%'3、% 都在根据自己的芯片特点整理如何降低功耗的文档。高速串行 0- 的应用，也丰富了 

的应用范 围，象 % 的 4)3# 中的高速链路也逐渐被应用。 总之，学无止境，当掌握一定概念、方法

之后，就要开始考虑  其它方面的问题了。

：对于多位的异步信号如何进行同步？

对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以采用如下方法：

：可以采用保持寄存器加握手信号的方法（多数据，控制， 地址）；：特殊的具体应用电路结构根据

应用的不同而不同 ；：异步 0-。（最常用的缓存单元是 56）

/07专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要

内部结构 3#$("'－'3,##－()1%

程序存储 内部 5-6/56，外挂 5-6

资源类型 组合电路资源丰富 触发器资源丰富

使用场合 完成控制逻辑 能完成比较复杂的算法

速度 慢 快

其他资源 － ,,、56 和乘法器等

步。

布式 3）。 >%#"3 由一定数量固定大小的存储块构成的，使用 >,-?56 资源不占用额外的逻

辑资源，并且速度快。但是使用的时候消耗的 >,-?56 资源是其块大小的整数倍。

：什么是时钟抖动？

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可

能加长或缩短。它是一个平均值为  的平均变量。

： 设计中对时钟的使用？（例如分频等）