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首页DDR布局布线规则与实例【中为电子科技工作室】
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DDR3 布局布线
译自 飞思卡尔官方文档
HardwareDevelopmentGuide
fori.MX6Quad,6Dual,6DualLite,
6SoloFamiliesof
ApplicationsProcessors
IMX6SerialLayoutRecommendations
Documentrevisionhistory
Date Revision Changes
2015‐02‐04 1.0
第一次撰稿
isMainelectechstudio Allrightsreserved
Date:2015‐02‐04 Revision:1.0 Author:eco
E‐mai:zhongweidianzikeji@163.com QQ:2970904654
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目录
1. DDR 原理性连接框图.......................................................................................................3
2.DDR 布局布线规则...............................................................................................................4
3.DDR 布线细节.......................................................................................................................5
3.1 数据线的交换................................................................................................................6
3.2DDR3(64bits)T 型拓扑介绍.......................................................................................6
3.3DDR3(64bits)Fly‐by 型拓扑介绍...............................................................................6
3.42GBDDR 布局布线建议.................................................................................................6
3.54GBDDR 布局布线建议.................................................................................................7
4.DDR 布局布线实例...............................................................................................................8
4.14 片 DDRT 型拓扑实例..................................................................................................8
4.28 片 DDRFly‐by 型拓扑实例........................................................................................12
5. 高速信号布线建议............................................................................................................19
6. 地平面设计建议................................................................................................................19
7.DDRPOWER 布线建议........................................................................................................21
8. 参考....................................................................................................................................23
9. 声明....................................................................................................................................23
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1. DDR 原理性连接框图
图 1、图 2 为 I.MX6DQ/SDL 与 DDR 连接框图,连接示意一目了然。
图 1DDR3 与 i.MX6DQ/SDL 连接示意图
图 2LPDDR2 与 i.MX6DQ/SDL 连接示意图
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2.DDR 布局布线规则
DDR3 在布线中十分重要,它必须考虑阻抗匹配问题,通常单端为 50Ω,差分 100Ω。
图 3 给出了 DDR 及其去耦电容的最终布局,其中左图是顶层布局,右图为底层布局,
共计 4 片 DDR3 芯片,顶层、底层各两片。DDR 应该尽量靠近 CPU,这样可以减小寄生参数
和传播延时。
图 3DDR 和去耦电容的布局
DDR3 的有两种布线形式:一种是所有信号线等长,另一种是以字节为单位分组等长。
所有信号线等长布线,该种布线方式在信号完整性上是最理想的,在设置约束规则上是
简单的,但由于布线空间,使得这种方法耗时费力,甚至设计无法实现,在此只是提及一下,
并不推荐使用该种方法。各信号线布线长度要求如表 1 所示。
表 1 所有信号线等长的布线方式
以字节为单位分组等长布线,该种布线方式以“小组”为单位作等长处理,实际工程当
中等长处理容易实现,但是这种方式约束规则较为复杂,毕竟每“小组”都需要一个约束规
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则。表 2 给出了以字节为单位分组等长布线要求。
表 2 以字节为单位分组等长
1. Clock(min):Clock 的最短长度,因为它有一个±5mil 的容差
最后,还有一个需要注意的是阻抗匹配问题,推荐单端 50Ω,差分 100Ω。
3.DDR 布线细节
i.MX6DDR 的布线,可以将所有信号分成 3 组:数据线组、地址线组和控制线组,每组
各自设置自己的布线规则,但同时也要考虑组与组之间的规则。
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