DDR2_DIMM_布线约束与参考 - CSDN文库

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DDR2 DIMM 布线约束参考

Arda & P.F.FU 2007

使用或参考本文件中的任何内容即表明您已经阅读、理解并同意文件末尾重要说明中的条款。

典型的 DDR2 SODIMM 应用拓扑结构由一个控制器，二个 DIMM 和 VTT 上拉电阻组成，如下图所示：

Memory

Controller

DIMM Slot 1

DIMM Slot 2

VTT Pull-up RESs

#1

D/C

#2

D/C

#3

C

路径分成三段

 路径 1（#1）：控制器到第一条 DIMM 的路径，包括 DQ/DQS 信号、地址信号和控制信号。

 路径 2（#2）：第一条 DIMM 到第二条 DIMM 之间的路径，包括 DQ/DQS 信号、地址信号和和控制信号。

 路径 3（#3）：第二条 DIMM 到 VTT 上拉电阻的路径，只有地址信号和控制信号。数据信号有 ODT。

约束以下关键长度

 #1 典型长度在 1900mil 至 4500mil 之间。

 #2 典型长度约为 425mil 左右。

 #3 典型长度在 200mil 至 550mil 之间。#3 丌需要时序约束。

 同一个数据信号组（包括 DQ 及对应 DQS）需要精确的匹配长度，长度差异要求在+/-50mil。其中分配给#1 的长

度差异要求在+/-30mil，分配给#2 的长度差异要求在+/-20mil。

 所有数据信号组的组间长度差异要求在+/-500mil。

 地址信号间的长度差异要求在+/-200mil。

目标阻抗

 推荐的布线目标阻抗为 50 Ohm。

适用范围

 以上适用于 JEDEC DDR2-400、DDR2-533、DDR2-667、DDR2-800。

重要说明：

1. 以上建议及数据均来自 Mentor Graphics Hyperlynx 技术文件。

2. 本人丌对以上资料持有任何权利，丌对以上资料进行解释，也丌承担应用过程中产生的责任及连带责任。

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