2019 FPGA面试精华：同步异步逻辑、线与设计与SETUP/HOLD时间解析

2019年的FPGA面试题涵盖了多个核心概念和技术，旨在考察应聘者的FPGA开发理解和实践经验。面试问题涉及以下几个关键知识点： 1. 同步电路与异步电路的区别：同步电路的特点在于所有逻辑元件都由同一个时钟源驱动，信号之间的因果关系是确定的，而异步电路中，各个逻辑单元独立工作，没有统一的时钟约束，可能导致时序问题。 2. 同步逻辑与异步逻辑：同步逻辑强调信号的时钟关联性，数据必须在时钟信号上升沿之前稳定，而在时钟下降沿后保持稳定；异步逻辑则允许数据独立于时钟输入，但需要确保数据的正确捕获。 3. 线与逻辑及其硬件实现：线与逻辑是指多个输入信号通过逻辑门组合实现逻辑与功能。在硬件设计中，通常使用OC门（集电极开路门）来避免因过多灌电流可能损坏逻辑门，同时在输出端添加上拉电阻以提供稳定的逻辑状态。 4. Setup时间和Holdup时间：这两个术语描述了FPGA内部时序特性，用来保证数据可靠地进入触发器。Setup时间是数据稳定到达之前必须等待的时钟边沿时间，Holdup时间是数据保持稳定以便被时钟捕获的时间。违反这些时间可能导致数据丢失或错误。 5. Setuptime和Holdtime的解释及变化：当输入信号和时钟信号之间的时间关系不满足设定的阈值，就会发生Setuptime或Holdtime violation，解决方法包括优化设计、增加缓冲等。 6. 竞争和冒险现象：在数字逻辑设计中，竞争发生在多个路径到同一门电路的信号同时到达，冒险则是输出信号在时钟跳变期间不稳定。判断方法是检查布尔表达式和信号路径，消除竞争和冒险的方法包括添加消去项（逻辑简化）和外部加电容（延迟）。 7. 逻辑电平类型：面试者还可能询问关于TTL（Transistor-Transistor Logic，双极型晶体管逻辑）和CMOS（Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体）这两种常见逻辑电平的了解，它们有不同的电压范围和功耗特性。 这些面试题目全面检验了应聘者的FPGA基础理论知识、时序分析能力以及实际应用技巧，对于准备从事FPGA开发工作的求职者来说，理解和掌握这些知识点至关重要。