DFT Compiler 用户指南.pdf

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《DFT Compiler, DFTMAX™, and DFTMAX™ Ultra用户指南》是由Synopsys, Inc.发行的一本关于DFT Compiler软件的使用手册。该手册的版本为J-2014.09-SP4，发行日期为2015年3月。该手册中包含了DFT Compiler软件的详细介绍和用户指南，旨在帮助用户更好地使用该软件进行设计。在版权声明中提到，该软件和文档包含了Synopsys, Inc.的机密和专有信息，受版权保护。用户使用该软件需遵守许可协议的条款，未经许可，不得擅自复制、传输或翻译软件和文档的任何部分。总的来说，这本用户指南是DFT Compiler软件的使用手册，帮助用户了解该软件的功能和操作方法。同时，也强调了对该软件和文档的版权保护，提醒用户在使用过程中需遵守相应的许可协议。

Contents xvi

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide J-2014.09-SP4

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide Version J-2014.09-SP4

Multiple Test-Mode Scan Insertion Script Examples . . . . . . . . . . . . . . . . . . . . . 11-49

Test-Mode Control Using the IEEE 1500 and IEEE 1149.1 Interfaces . . . . . . . . . . . 11-57

IEEE 1500 Test Mode Control Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-57

Core-Level Test-Mode Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-58

Core Integration With IEEE 1500 Test-Mode Control . . . . . . . . . . . . . . . . . 11-59

Chip-Level Test-Mode Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-61

Inserting IEEE 1500 at the Core Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-62

Inserting IEEE 1500 and IEEE 1149.1 at the Chip Level. . . . . . . . . . . . . . . . . . 11-63

Customizing the IEEE 1500 Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-64

Configuring the WIR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-64

Configuring the DFT-Inserted TMCDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-64

Using an Existing TMCDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-65

Using WIR Test-Mode Decoding With No TMCDR. . . . . . . . . . . . . . . . . . . 11-66

Controlling the Test-Mode Encoding Style . . . . . . . . . . . . . . . . . . . . . . . . . 11-66

Reporting the Test Mode Encodings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-67

Specifying WIR Opcodes for CDRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-68

Writing Test Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-68

Script Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-70

Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-72

Multivoltage Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-73

Configuring Scan Insertion for Multivoltage Designs. . . . . . . . . . . . . . . . . . . . . 11-73

Configuring Scan Insertion for Multiple Power Domains . . . . . . . . . . . . . . . . . . 11-74

Mixture of Multivoltage and Multiple Power Domain Specifications . . . . . . . . . . 11-74

Reusing Multivoltage Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-75

Reusing Level Shifters in Scan Paths. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-75

Reusing Isolation Cells in Scan Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-77

Scan Path Routing and Isolation Strategy Requirements . . . . . . . . . . . . . . . . . 11-83

Using Domain-Based Strategies for DFT Insertion . . . . . . . . . . . . . . . . . . . . . . 11-87

DFT Considerations for Low-Power Design Flows. . . . . . . . . . . . . . . . . . . . . . . 11-88

Previewing a Multivoltage Scan Chain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-90

Scan Extraction Flows in the Presence of Isolation Cells . . . . . . . . . . . . . . . . . 11-91

Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-92

Controlling Power Modes During Test. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-92

Inserting Power Controller Override Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-92

Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-95

Power-Aware Functional Output Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-95

Chapter 1: Contents

1-xvii

Contents xvii

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide Version J-2014.09-SP4

Controlling Clock-Gating Cell Test Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . 11-101

Connecting User-Instantiated Clock-Gating Cells . . . . . . . . . . . . . . . . . . . . . . . 11-102

Script Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-104

Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-105

Excluding Clock-Gating Cells From Test-Pin Connection . . . . . . . . . . . . . . . . . 11-105

Connecting Clock-Gating Cell Test Pins Without Scan Stitching. . . . . . . . . . . . 11-108

Internal Pins Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-110

Understanding the Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-111

DFT Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-112

Enabling the Internal Pins Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-112

Specifying Hookup Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-112

Scan Insertion Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-113

Mixing Ports and Internal Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-114

Specifying Equivalency Between External Clock Ports and Internal Pins . . . . . 11-115

Limitations to the Internal Pins Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-117

Creating Scan Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-118

Configuring Scan Grouping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-118

Creating Scan Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-118

Removing Scan Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-119

Integrating an Existing Scan Chain Into a Scan Group . . . . . . . . . . . . . . . 11-120

Reporting Scan Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-121

Scan Group Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-121

Known Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-121

Identification of Shift Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-122

Simple Shift Register Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-122

Synchronous-Logic Shift Register Identification . . . . . . . . . . . . . . . . . . . . . . . . 11-123

Shift Register Identification in an ASCII Netlist Flow . . . . . . . . . . . . . . . . . . . . . 11-123

12. Wrapping Cores

Core Wrapping Concepts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

Wrapper Cells and Wrapper Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

Wrapper Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5

The Simple Core Wrapping Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

Simple Core Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

Simple Core Wrapper Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11

The Maximized Reuse Core Wrapping Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12

Maximized Reuse Core Wrapper Cells. . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12

Contents xviii

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide J-2014.09-SP4

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide Version J-2014.09-SP4

Maximized Reuse Core Wrapper Chains . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14

Maximized Reuse Shift Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15

Wrapping Three-State and Bidirectional Ports . . . . . . . . . . . . . . . . . . . . . . . . . 12-16

Wrapping a Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17

Enabling Core Wrapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17

Defining Wrapper Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18

Configuring Global Wrapper Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18

Configuring Port-Specific Wrapper Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-19

Controlling Wrapper Chain Count and Length. . . . . . . . . . . . . . . . . . . . . . . . . . 12-20

Configuring Simple Core Wrapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21

Configuring Dedicated Wrapper Cell Clocks . . . . . . . . . . . . . . . . . . . . . . . 12-21

Using Shared Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22

Configuring Shared Wrapper Cell Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22

Using In-Place Shared Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23

Creating Separate Input and Output Wrapper Chains . . . . . . . . . . . . . . . . 12-24

Configuring Maximized Reuse Core Wrapping . . . . . . . . . . . . . . . . . . . . . . . . . 12-25

Enabling Maximized Reuse Core Wrapping . . . . . . . . . . . . . . . . . . . . . . . . 12-25

Determining Reuse Threshold Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-26

Specifying Port-Specific Maximized Reuse Behaviors . . . . . . . . . . . . . . . . 12-30

Applying a Combinational Depth Threshold . . . . . . . . . . . . . . . . . . . . . . . . 12-31

Using Dedicated Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-32

Configuring Dedicated Wrapper Cell Clocks . . . . . . . . . . . . . . . . . . . . . . . 12-33

Including Additional Scan Cells in Input and Output Wrapper Chains . . . . 12-33

Using the Pipelined Scan-Enable Feature . . . . . . . . . . . . . . . . . . . . . . . . . 12-34

Low-Power Maximized Reuse Features . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-35

Hierarchical Core Wrapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-36

Limitations of the Maximized Reuse Flow . . . . . . . . . . . . . . . . . . . . . . . . . 12-38

Determining Power Domains for Dedicated Wrapper Cells . . . . . . . . . . . . . . . . 12-38

Using the set_scan_path Command With Wrapper Chains . . . . . . . . . . . . . . . 12-39

Previewing the Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-41

Previewing Maximized Reuse Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . 12-42

Post-DFT DRC Rule Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-44

Creating User-Defined Core Wrapping Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . 12-45

Creating an IEEE 1500 Wrapped Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-46

Integrating Wrapped Cores in Hierarchical Flows. . . . . . . . . . . . . . . . . . . . . . . . . . . 12-47

Scheduling Wrapped Cores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-48

Integrating Wrapped Cores in a Compressed Scan Flow . . . . . . . . . . . . . . . . . 12-50

Chapter 1: Contents

1-xix

Contents xix

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide Version J-2014.09-SP4

Nested Integration of Wrapped Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-52

Mixing Wrapped and Unwrapped Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-52

Top-Down Flat Testing With Transparent Wrapped Cores . . . . . . . . . . . . . . . . . 12-53

Introduction to Transparent Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-53

Defining Core-Level Transparent Test Modes. . . . . . . . . . . . . . . . . . . . . . . 12-55

Defining Top-Level Flat Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-56

Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-57

Wrapping Cores With OCC Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-57

Wrapping Cores With OCC Clock Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-58

Wrapping Cores With Existing Scan Chains. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-59

Creating an EXTEST-Only Core Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-63

SCANDEF Generation for Wrapper Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-64

Core Wrapping Scripts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-64

Core Wrapping With Dedicated Wrapper Cells . . . . . . . . . . . . . . . . . . . . . . . . . 12-64

Core Wrapping With Maximized Reuse. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-66

13. On-Chip Clocking Support

Background. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

Supported DFT Flows. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4

Clock Type Definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4

Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5

OCC Controller Structure and Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6

DFT-Inserted and User-Defined OCC Controllers . . . . . . . . . . . . . . . . . . . . . . . 13-6

Synchronous and Asynchronous OCC Controllers . . . . . . . . . . . . . . . . . . . . . . 13-8

OCC Controller Signal Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10

Clock Chain Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11

Logic Representation of an OCC Controller and Clock Chain. . . . . . . . . . . . . . 13-12

Scan-Enable Signal Requirements for OCC Controller Operation . . . . . . . . . . 13-13

Enabling On-Chip Clocking Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13

Specifying OCC Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13

Specifying DFT-Inserted OCC Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13

Defining Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14

Defining Global Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-17

Configuring the OCC Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-17

Contents xx

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide J-2014.09-SP4

DFT Compiler, DFTMAX™, and DFTMAX™ Ultra User Guide Version J-2014.09-SP4

Configuring the Clock Selection Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19

Configuring the Clock-Chain Clock Connection . . . . . . . . . . . . . . . . . . . . . 13-22

Specifying Scan Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23

Performing Timing Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23

Script Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-24

Specifying Existing User-Defined OCC Controllers . . . . . . . . . . . . . . . . . . . . . . 13-25

Defining Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-26

Defining Global Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-29

Specifying Clock Chains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-29

Specifying Scan Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-30

Script Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-30

Specifying OCC Controllers for External Clock Sources . . . . . . . . . . . . . . . . . . 13-32

Using OCC Controllers in Hierarchical DFT Flows . . . . . . . . . . . . . . . . . . . . . . 13-33

Integrating Cores That Contain OCC Controllers . . . . . . . . . . . . . . . . . . . . 13-33

Defining Signals for Cores Without Preconnected OCC Signals . . . . . . . . 13-34

Defining Signals for Cores With Preconnected OCC Signals. . . . . . . . . . . 13-35

Handling Cores With OCC Clock Output Pins . . . . . . . . . . . . . . . . . . . . . . 13-36

Reporting Clock Controller Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-36

DFT-Inserted OCC Controller Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-36

Existing User-Defined OCC Controller Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-37

DRC Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-38

Enabling the OCC Controller Bypass Configuration . . . . . . . . . . . . . . . . . . . . . 13-38

DFT-Inserted OCC Controller Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-39

Single OCC Controller Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-39

Example 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-40

Example 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-40

Example 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-41

Multiple DFT-Inserted OCC Controller Configurations. . . . . . . . . . . . . . . . . . . . 13-41

Example 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-42

Example 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-42

Waveform and Capture Cycle Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-43

Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-44

14. Pre-DFT Test Design Rule Checking

Test DRC Basics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2

Test DRC Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2

Preparing Your Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4

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滕杰

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