Intel 64与IA-32架构软件开发手册V3：系统编程指南
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更新于2024-07-30
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"Intel 64 and IA-32 Architectures Software Developer's Manual v3" 是一份详尽的文档，专为软件开发者设计，针对Intel公司的64位（Intel 64）和IA-32架构提供了全面的技术指南。这份最新版本的PDF文件包含三个主要部分：基础架构、指令集参考手册A-Z以及系统编程指南，每个部分对应不同的订单号：253665、325383和325384。
该手册的主要目标是帮助开发者理解和利用这些架构在硬件设计、软件开发和优化中的特性。它不仅涵盖了底层的处理器指令集，还涉及到如何编写高效且兼容不同平台的代码，确保软件能在Intel 64和IA-32架构的处理器上稳定运行。
在使用这份文档时，开发者需同时参考三卷内容，因为它们相互关联，共同构成了设计评估的基础。特别强调的是，文档本身并不构成对Intel产品知识产权的许可，除非在英特尔的销售条款中另有明确约定。用户在使用Intel产品时，应当注意可能存在与特定用途适配性、产品质量保证（包括对适合特定应用的适用性、制造缺陷或侵犯任何专利、版权或其他知识产权的保证）的限制。
此外，文档明确指出，除非英特尔书面同意，否则Intel产品并非为特定应用设计，也不保证适用于所有应用场景。这意味着开发者在依赖手册指导的同时，需要自行评估其设计是否符合预期用途，并可能需要进行额外的测试和验证。
"Intel 64 and IA-32 Architectures Software Developer's Manual v3" 是一个不可或缺的资源库，对于那些希望充分利用Intel处理器性能并遵循最佳实践的软件开发者来说，它提供了深入的技术细节和指导，但也强调了责任和界限，提醒开发者在开发过程中需要谨慎考虑法律和规范问题。
CONTENTS
xvi Vol. 3A
PAGE
15.9.2.2 Transaction Type (TT) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-28
15.9.2.3 Level (LL) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-28
15.9.2.4 Request (RRRR) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-29
15.9.2.5 Bus and Interconnect Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-29
15.9.2.6 Memory Controller Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-30
15.9.3 Architecturally Defined UCR Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-30
15.9.3.1 Architecturally Defined SRAO Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-31
15.9.3.2 Architecturally Defined SRAR Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-32
15.9.4 Multiple MCA Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-34
15.9.5 Machine-Check Error Codes Interpretation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-35
15.10 GUIDELINES FOR WRITING MACHINE-CHECK SOFTWARE. . . . . . . . . . . . . . . . . . . . . . . . . . . 15-35
15.10.1 Machine-Check Exception Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-35
15.10.2 Pentium
Processor Machine-Check Exception Handling . . . . . . . . . . . . . . . . . . . . . . . . . .15-37
15.10.3 Logging Correctable Machine-Check Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-37
15.10.4 Machine-Check Software Handler Guidelines for Error Recovery . . . . . . . . . . . . . . . . .15-39
15.10.4.1 Machine-Check Exception Handler for Error Recovery. . . . . . . . . . . . . . . . . . . . . . . .15-39
15.10.4.2 Corrected Machine-Check Handler for Error Recovery. . . . . . . . . . . . . . . . . . . . . . . .15-45
CHAPTER 16
DEBUGGING, PROFILING BRANCHES AND TIME-STAMP COUNTER
16.1 OVERVIEW OF DEBUG SUPPORT FACILITIES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1
16.2 DEBUG REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2
16.2.1 Debug Address Registers (DR0-DR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.2 Debug Registers DR4 and DR5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.3 Debug Status Register (DR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.2.4 Debug Control Register (DR7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.2.5 Breakpoint Field Recognition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
16.2.6 Debug Registers and Intel
®
64 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8
16.3 DEBUG EXCEPTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.3.1 Debug Exception (#DB)—Interrupt Vector 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.3.1.1 Instruction-Breakpoint Exception Condition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-10
16.3.1.2 Data Memory and I/O Breakpoint Exception Conditions. . . . . . . . . . . . . . . . . . . . . . .16-12
16.3.1.3 General-Detect Exception Condition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-12
16.3.1.4 Single-Step Exception Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-12
16.3.1.5 Task-Switch Exception Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-13
16.3.2 Breakpoint Exception (#BP)—Interrupt Vector 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-13
16.4 LAST BRANCH, INTERRUPT, AND EXCEPTION RECORDING OVERVIEW. . . . . . . . . . . . . . 16-14
16.4.1 IA32_DEBUGCTL MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-14
16.4.2 Monitoring Branches, Exceptions, and Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-16
16.4.3 Single-Stepping on Branches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-16
16.4.4 Branch Trace Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-17
16.4.4.1 Branch Trace Message Visibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-17
16.4.5 Branch Trace Store (BTS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-17
16.4.6 CPL-Qualified Branch Trace Mechanism. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-18
16.4.7 Freezing LBR and Performance Counters on PMI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-18
16.4.8 LBR Stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-19
16.4.8.1 LBR Stack and Intel
®
64 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-20
16.4.8.2 LBR Stack and IA-32 Processors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-21
16.4.8.3 Last Exception Records and Intel 64 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . .16-21
16.4.9 BTS and DS Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-21
16.4.9.1 DS Save Area and IA-32e Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25
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