CacheD：识别生产软件中的缓存时序攻击通道

需积分: 10 9 浏览量更新于2024-07-09 收藏 823KB DOCX 举报

"sec17-wang-shuai.pdf_英中对照(1).docx" 本文《CacheD:Identifying Cache-Based Timing Channels in Production Software》由王帅、汪裴、小刘、张丹峰和吴定浩撰写，他们都是宾夕法尼亚州立大学的研究人员。该论文在2017年8月16日至18日在加拿大温哥华举行的第26届USENIX安全研讨会上发表，并被收录在会议的出版物中。侧信道攻击是一种利用非功能性计算特性（如时间、功率和内存使用）来恢复加密系统中秘密信息的安全威胁。在所有已知的侧信道攻击中，基于缓存的时序通道尤其值得关注，因为它们能够通过分析程序执行期间的缓存访问模式来泄露敏感信息。缓存是现代计算机系统中的关键组件，用于提高数据访问速度，但同时也成为攻击者窃取信息的一个潜在途径。 CacheD是一个专门设计用来检测生产软件中基于缓存的时序通道的工具。它通过深入分析运行时行为，识别那些可能导致信息泄露的缓存交互。这种交互可能源于不同安全域之间的共享资源，例如多线程环境中的并发执行或者云服务中的虚拟机共用物理硬件。文章详细介绍了CacheD的工作原理，包括如何收集和分析缓存访问模式，以及如何识别异常行为。它还探讨了如何在实际应用中实施这些技术，以检测潜在的缓存侧信道攻击。此外，作者们进行了实验，展示了CacheD在真实世界场景下识别和防御侧信道攻击的有效性。通过CacheD，研究人员和安全专家可以更好地理解和防止生产环境中基于缓存的时序通道攻击。这对于保护关键信息，尤其是加密系统的安全性至关重要。同时，这也对软件开发者提出了新的挑战，需要他们在设计和实现代码时考虑缓存行为的影响，以减少潜在的安全风险。这篇论文揭示了缓存时序通道作为安全漏洞的重要性，并提供了一个实用的解决方案——CacheD，以帮助检测和防御这类攻击。这不仅增加了我们对侧信道攻击的理解，也为软件安全性和隐私保护提供了新的视角。

2.1 Memory Hierarchy and Set-2.1 内存层次和设置-

Associative Cache 关联缓存

The storage system of modern computers adopts a hi-erarchical design.In the hierarchy, storage

hardware in higher layers has faster response time but lower capacity due to hardware cost.When

the CPU needs to retrieve the data, it will access the layers from the top to the bot-tom.In this way,

the CPU can speed up data retrieval with limited hardware resources, based on the observation that

memory accesses in computer programs are usually temporarily and spatially coalesced.

现代计算机的存储系统采用了高端设计。在层次结构中，较高层的存储硬件响应时间更快，

但由于硬件成本，容量更低。当中央处理器需要检索数据时，它将从顶层到底层访问这些层。

通过这种方式，CPU 可以在有限的硬件资源下加快数据检索速度，这是基于观察到计算机程

序中的内存访问通常是临时和空间合并的。

The topmost three layers of the hierarchy are processor registers, caches, and the main memory, the

latter two of which share the same address space.Since caches are built with costly and fast on-chip

devices, their latency is much lower than that of the main memory.When a data read misses the

cache, the CPU will have to retrieve the data from the main memory, thus leading to a sig-nificant

delay up to hundreds of CPU cycles.Therefore, minimizing cache misses is one of the most

important objectives in processor design.

层次结构中最上面的三层是处理器寄存器、高速缓存和主存储器，后两者共享相同的地址空

间。因为高速缓存是用昂贵而快速的片上设备构建的，所以它们的延迟比主存储器低得多。

当数据读取未命中缓存时，中央处理器将不得不从主内存中检索数据，从而导致长达数百个

中央处理器周期的显著延迟。因此，最小化缓存未命中是处理器设计中最重要的目标之一。

The organization of a cache refers to the policy that decides how the data are stored and replaced

based on their addresses in the memory space.Modern processors usually have multiple levels of

caches that form a struc-ture isomorphic to the whole memory hierarchy.In most cases, regardless of

the levels on which the caches serve in the hierarchy, all of them are similarly organized, in a way

called set-associative organization.

缓存的组织是指决定如何根据数据在内存空间中的地址存储和替换数据的策略。现代处理

器通常有多级缓存，形成与整个内存层次结构同构的结构。在大多数情况下，不管缓存在

层次结构中的哪个层次上服务，它们都是以类似的方式组织的，这种方式称为集合关联组织。

Figure 1: Cache indexing of S-way set-associative caches with the line size of 2L bytes the capacity

of 2C bytes for a 2N-byte address space.

图 1:S 路集合关联缓存的缓存索引，行大小为 2L 字节，2N 字节地址空间的容量为 2C 字节。

The minimal storage unit of set-associative caches is called a line and the cache is divided into sets

consisting of the same number of lines.For set-associative caches, the organization is fully decided

by three factors, i.e., the cache size, the line size, and the set size, where the set size is usually

referred to as the number of ways the cache is associated in.

集合关联高速缓存的最小存储单元称为一行，高速缓存被分成由相同数量的行组成的集合。

对于集关联缓存，组织完全由三个因素决定，即缓存大小、行大小和集大小，其中集大小通

常指缓存关联的路数。

For a 2K-way associative cache with the line size of 2L bytes and a total capacity of 2C bytes, it

will be divided into 2C−K sets.Bytes at each address can reside in any of lines of one particular

set.Given an N-bit memory address, the cache looks up the data by dissecting the address into three

parts, as shown in Fig. 1.The set index is used to locate the set in which the data may be stored, and

the tag is used to confirm that the data is currently present in one of the lines in that set.If the tag

matches, the line offset is used to locate the data inside the cache line;otherwise, accessing memory

at that address leads to a cache miss, and the processor will have to retrieve the data from the lower

layers of the memory hierarchy.

对于行大小为 2L 字节、总容量为 2C 字节的 2K 路关联缓存，它将被分为 2C-K 组。每个地

址的字节可以驻留在一个特定集合的任何行中。给定一个 N 位内存地址，缓存通过将地址分

解成三个部分来查找数据，如图 1 所示。集合索引用于定位可以存储数据的集合，标签用于

确认数据当前存在于该集合中的一行中。如果标签匹配，则使用行偏移来定位高速缓存行内

的数据；否则，访问该地址的内存会导致缓存未命中，处理器将不得不从内存层次结构的较

低层检索数据。

The low L bits of the address used to access the cache is irrelevant to timing, since the CPU always

retrieve a whole cache line at a time.Only the high N − L bits of the address indicate whether the

memory access may hit the cache or not, based on the status of the cache.For most CPUs, one cache

line holds 64 bytes of data, meaning the value of L is 6.Without losing generality, we will adopt this

configuration in the rest of the paper unless noted otherwise.

用于访问高速缓存的地址的低 L 位与时序无关，因为中央处理器总是一次检索整个高速缓存

行。根据高速缓存的状态，只有地址的高 N-1 位指示存储器访问是否可能命中高速缓存。对

于大多数 CPU，一条高速缓存线保存 64 字节的数据，这意味着 L 的值是 6。在不失一般性

的情况下，我们将在本文的其余部分采用这种配置，除非另有说明。

2.2 Cache-Based Timing Channels 2.2 基于高速缓存的时序通道

The cache is highly optimized, sophisticated, and inher-ently shared, in modern multicore and

manycore archi-tectures;even a small change in confidential data may bring drastic and subtle

changes to the traffic to the cache.The consequence is that a dedicated attacker may reveal

confidential data by measuring the latency intro-duce by the cache.

在现代多核和众核架构中，缓存是高度优化、复杂和固有共享的；即使是机密数据的微小变

化也可能会给高速缓存的流量带来剧烈而微妙的变化。结果是，专门的攻击者可能会通过测

量缓存引入的延迟来泄露机密数据。

剩余35页未读，继续阅读

Guo_xia

粉丝: 0
资源: 1

CacheD：识别生产软件中的缓存时序攻击通道

helm-v3.2.0-rc.1-linux-amd64.tar.gz

3d网址.docx

实验2-Linux服务器安装配置.docx

helm-v3.5.3-windows-amd64.zip

MATLAB.rar_matlab例程_matlab_

The program calculates the binary equations.rar_The Program_stri

shuai.github.io

matlab的登录代码下载-crfasrnn:ICCV15_有条件的随机字段作为递归神经网络

Hands-On Machine Learning with Scikit-Learn and TensorFlow.pdf+书籍代码

最新资源