北京科大计信学院：8位乘法器Verilog设计与实验报告

本次实验是北京科技大学计算机与通信工程学院的数字逻辑实验二，由学生唐誉源完成，专业为计算机科学与工程，班级计1503，学号41503302，指导教师为何杰。实验时间为2017年3月8日，在机电楼304进行。实验目标包括通过Verilog设计复杂的组合逻辑电路，并深入掌握Vivado的仿真工具。 实验的核心内容分为两部分： 1. 实验2.2 - 8位乘法器设计与仿真验证 此部分要求参与者新建一个工程项目，设计并实现一个8位的乘法器。设计过程中，首先会涉及到创建项目，并编写Verilog代码来定义模块，如`module mult8`，该模块接受两个8位输入`a`和`b`，并输出8位的乘积`p`。代码中展示了如何使用`always @(*)`语句实现4位乘法的循环结构，将每一位的乘法结果累加到`pv`寄存器中，最后输出`p`。此外，还要求生成RTL级设计图，即电路级别的详细逻辑图，以便理解电路的工作原理。 2. 实验2.3 - 8位加法器设计 虽然实验标题未直接提及，但根据描述，可能需要设计8位行逐位进位加法器、8位超前进位加法器和8位选择进位加法器。这部分涉及到了模块化设计，需要描述这些加法器由哪些基本模块构成，如全加器、半加器等，以及它们之间的输入输出连接关系。设计完成后，需提供每个加法器的RTL级详细设计图，展示各个模块内部的逻辑结构。 实验要求在实验报告中提交所有相关材料，包括Verilog代码、仿真代码、RTL级实现图、顶层模块设计图、详细设计图、仿真结果图以及实验数据表1。此外，还应提交完整的实验工程文件，以便评估者检查设计的完整性和正确性。 整个实验不仅锻炼了学生的编程和逻辑设计能力，也检验了他们对Vivado工具的实际操作和问题解决技巧。通过这个过程，学生能够加深对数字逻辑电路的理解，提升硬件描述语言的运用水平。