学校FPGA项目：简易全自动洗衣机控制程序设计

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
USE ieee.std_logic_unsigned.ALL;

entity control is
port( pause,clk:in std_logic;
light1,light2,light3,sound:out std_logic;
         waterin,waterout:out std_logic;
         engine:out std_logic_vector(1 downto 0);
                    display:out std_logic_vector(7 downto 0));
end entity;

architecture rtl1 of control is
signal cnth:std_logic_vector(3 downto 0):="0111";
signal cntl:std_logic_vector(3 downto 0):="0000";
signal cnt60:std_logic_vector(5 downto 0):="011101";--因为总时长为69.5分钟，初始显示为70分钟 ，需要补偿30秒，这是专门为数码管倒计时设计的60进制计数器
signal cntmin:std_logic_vector(3 downto 0):="0000";--流程内的计时向量，以分为单位，没有进位，可以在任何需要分钟计时的地方使用，使用完归零
signal cntsec0:std_logic_vector(5 downto 0):="000000";--流程内计时向量，没有进位，可以再任何需要秒钟计时的地方 使用，使用完归零
signal sec1:std_logic_vector(5 downto 0):="000000";----60进制计时向量，以秒为单位，从开始起，满60则进1，这个只在通用的60进制计数器里做计数使用,初始补偿1秒
signal co1:std_logic:='0';--数码管的加计数器进位
signal co2:std_logic:='0';--正常的加计数器进位
signal en:std_logic:='0';--60进制计数器使能
type state_type is ( s0,s1,s2,s3,s4,s5,s6,s7);
signal state:state_type:=s0;--状态量

begin
p1:process(co1,pause)--70分钟倒计时BCD数码管
begin
if(pause='1') then

null;--啥也不做
else
if co1'event and co1='1'  then
if(cntl="0000" and cnth="0000")then--倒计时到0，则保持显示0
cntl<="0000";
cnth<="0000";
elsif cntl="0000" then --低位到0，高位减1，低位归9
cntl<="1001";
cnth<=cnth-1;
else 
cntl<=cntl-1;
end if;
end if;
end if;
end process p1;


p2:process(clk,pause)--60秒加进制（数码管使用）
begin
if (pause='1') then
null;
else
if rising_edge(clk) then
if(cnt60="111011")then --59秒的时候自动归零并进1
cnt60<="000000";
co1<='1' ;
else
cnt60<=cnt60+1;
co1<='0';
end if;