低功耗免校准小数N分频PLL：高线性相位内插器设计

"本文提出了一种低功耗、免校准的小数N分频数字锁相环(PLL)设计，其特点在于采用了高线性相位内插器，无需预校准或背景校准。这种 PLL 架构旨在降低复杂度，同时提供良好的相位线性和频率分辨率。" 正文: 在现代通信系统中，数字锁相环(Digital Phase-Locked Loop, PLL)是一种至关重要的组件，用于频率合成和相位同步。小数N分频PLL由于其能实现更精细的频率步进，因此在无线通信、数据处理和时钟恢复等领域得到广泛应用。然而，传统的小数N分频PLL通常需要复杂的校准过程来消除相位噪声和非线性效应，这不仅增加了设计的复杂性，也消耗了额外的功率。 本研究论文提出的低功耗免校准小数N分频PLL采用了一种新颖的谐波抑制电流导向相位内插器，该内插器无需预校准和背景校准，能够显著提高相位线性。谐波抑制技术通过抑制相位内插器中的谐波成分，从而减少非线性相位误差，提高了系统的整体性能。 此外，为了简化架构并减少设计工作量，论文还提出了一种无毛刺控制逻辑，用于小数分频操作。这一创新使得PLL在保持高效运行的同时，降低了复杂度，使得设计更加精简。 论文中还提到了一种高频率分辨率的数字控制振荡器(DCO)，它采用等效可变电感设计。这种DCO能够提供高达1.58kHz的频率分辨率，这对于实现精确的频率合成至关重要。 实验结果表明，该2.2GHz的数字PLL在55nm CMOS工艺下实现，从1.2V电源消耗2.43mA的电流。PLL的带内相位噪声达到-104.4dBc/Hz，显示了其在噪声性能上的优秀表现。 这项研究为低功耗、高性能的小数N分频PLL设计提供了新的思路，其免校准的特性降低了系统的复杂性和功耗，而高线性相位内插器和高频率分辨率DCO则确保了优良的频率合成质量和相位噪声性能。这一成果对于未来无线通信设备和高速数据处理系统的设计具有重要的理论和实践意义。