7nm FinFET CMOS PLL设计：低功耗与超低噪声特性

本篇论文针对大学生毕业设计中的英文文献，重点探讨了在7纳米FinFET CMOS工艺节点下设计高性能相位锁定环（PLL）的方法。随着技术的发展，FinFET CMOS技术带来了新的挑战，如高门电阻和中间线路 Parasitic问题，这些对PLL的设计提出了严峻的考验。 研究者提出了一种创新的解决方案，即采用跟踪和保持充电泵（Track-and-Hold Charge Pump, THCP）以及自动环路增益控制（Automatic Loop Gain Control, ALGC）。THCP不仅解决了上述难题，还显著提升了PLL的性能，实现了在带内相位噪声达到-115分贝每赫兹的同时，仅消耗53微瓦的功率，占总PLL功耗的不到1%，显示出极高的能效比。 在环形架构的PLL设计上，该研究实现了388 femtoseconds的根均方（rms）集成相位抖动和-80分贝每赫兹的参考 spur，这在高速应用中表现出色。当工作在4.0吉赫兹时，整个PLL的电流消耗仅为5.9毫瓦，从0.9伏特的电源供电，从而计算出一个卓越的性能指标：-240.5分贝每赫兹·毫瓦（dBm/Hz），体现了其高效和低功耗的特点。 该PLL设计是基于台积电7纳米FinFET CMOS工艺实现的，这对于在小型化、低功耗的电子设备中集成高性能 PLL具有重要意义。此成果对于大学生在毕业设计中深入理解并应对现代CMOS工艺限制，提升PLL设计技巧，以及优化系统性能具有很高的实践价值。通过这篇论文，学生们可以学习到如何利用最新的器件技术克服设计难题，为未来的芯片设计和信号处理系统打下坚实的基础。