FPGA在信号处理中的应用-加速度信号调理与内部时序设计

"定后一体板FPGA设计-加速度信号调理电路设计及仿真" 这篇文档主要探讨了基于FPGA的信号处理系统设计，特别是在定后一体板中的应用。该设计涉及到了信号调理电路、内部时序模块、数据模块以及与外部设备的通信方式。 在加速度信号调理电路设计部分，描述了FPGA内部时序及数据源模块的架构。这个模块通过外部控制信号"data sel"来切换工作模式。当"data sel"为高时，系统采用内部时序和数据，可以独立于定后一体板运行；为低时，则遵循数据处理机的控制模式。数据模块存储在RAM中，包含8个PRT（脉冲重复时间）周期，每个周期有1192个8位宽的数据，占用2048个存储单元。在选择内部数据时，数据模块会循环读取这8个PRT周期的数据，并在控制模块作用下，将输出数据扩展为14位，低6位填充为0，以保持与正常工作时ADC（模数转换器）14位输出的一致性。由于实际数据只占用了1192个单元，因此在读取时需要连续读取并在每个周期结束后直接跳转到下一个2048单元。同时，对于闭锁期的数据，选择模块会进行补零处理，以确保内部数据源工作方式与正常工作方式的一致性。 内部时序模块则是生成模式字和信号处理所需的各种时序信号，如帧同步信号、选通信号、PRT信号等。这样，即使没有定时一体板的时序信号，也能独立测试信号处理板的功能。 在硬件设计方面，定后一体板的核心是FPGA和DSP，两者通过链路口和总线连接。4片SDRAM用于存储校准数据和处理数据。通信通过差分信号进行，保证了信号传输的可靠性。定后一体板与数据处理机和前端信号处理板的交互也是通过差分信号。 文档还引用了西安电子科技大学硕士论文的部分内容，论文作者谢晋强，专业为信号与信息处理，指导教师苏涛。论文深入研究了多抽样率信号处理，包括时域和频域的抽样率变换规律，以及多抽样率系统的滤波器设计。重点讨论了积分梳状滤波器和半带滤波器，并在FPGA上实现了2-256倍可编程抽取器和固定倍数的内插器。论文最后部分详细介绍了某雷达信号处理机的硬件设计，其中包括FPGA的设计细节。 关键词涉及到多抽样率信号处理、抽取、内插、多相滤波、积分梳状滤波器和半带滤波器，展示了这些概念在实际系统设计中的应用。