0.18微米标准单元库下的新型异步FIFO ASIC设计

"一种新结构异步FIFo的ASIC设计 (2005年)，由周磊等人在东南大学射频与光电集成电路研究所完成。该设计提出了一种新颖的异步FIFO（First In First Out）电路实现方法，特别适用于不同频率的异步时钟域之间的数据传输。通过整体移位技术确保数据的正确写入和输出，并使用缓冲寄存器组存储移位过程中产生的额外数据。设计中采用了串联的D触发器作为同步器，有效避免亚稳态问题，实现异步信号的同步。设计流程基于0.18微米的标准单元库，使用Verilog硬件描述语言进行描述，并利用VCS和Modelsim进行仿真验证，Synopsys DC进行逻辑综合，以及Apollon进行自动布局布线。与传统异步FIFO方案相比，新设计在面积上减小约50%，工作速度提升约33%。" 本文详细阐述了一种新的异步FIFO电路设计，旨在解决在不同频率的异步时钟域之间高效、稳定的数据传输问题。异步FIFO是通信和数字系统中的关键组件，它允许在两个运行于不同时钟速率的模块之间缓冲和传递数据。传统的异步FIFO设计可能面临数据同步和亚稳态等问题，而此新结构通过整体移位策略解决了这些问题。 整体移位是指在写入和读取数据时，整个数据块按照一定的步长进行移位，使得数据能够在不匹配的时钟域中正确地传输。这种方法可以确保数据的完整性，避免数据丢失或错误。同时，设计中引入了缓冲寄存器组，用于存储移位过程中产生的多余数据，进一步优化了数据管理。 同步器部分，设计者选择了串联的D触发器，这种同步器能够有效地过滤掉时钟域间的抖动，防止亚稳态的产生。亚稳态是异步系统中的常见问题，如果不处理，可能会导致数据错误。通过D触发器的级联，可以在多个时钟周期内稳定不确定状态，确保数据的正确同步。 在设计实现过程中，研究团队采用了自顶向下的设计方法，这是一种从系统的高层次开始，逐步细化到具体逻辑门的层次的设计流程。他们使用了0.18微米工艺的标准单元库，这是当时先进的半导体制造技术，有助于实现更小的芯片面积和更高的性能。Verilog作为一种广泛使用的硬件描述语言，被用来描述FIFO的逻辑功能。VCS和Modelsim是常用的仿真工具，用于验证设计的时序和功能正确性。逻辑综合工具Synopsys DC则用来优化逻辑设计，减少门级网表的复杂性和功耗。最后，Apollon软件负责自动布局布线，确保芯片物理实现的优化。 通过对比，这种新结构的异步FIFO不仅在面积上显著减小，降低了硬件成本，而且提高了工作速度，提升了系统的数据处理能力。这些改进对于高吞吐量、低延迟的应用，如网络接口、存储系统和高速数据处理系统等，具有重要的实际意义。这项工作展示了创新的异步FIFO设计策略，对现代集成电路设计提供了有价值的参考。