计算机组成原理实验：寄存器堆与队列设计

"《计算机组成原理实验》指导手册的Lab2主要涵盖了寄存器堆和队列的设计，旨在帮助学生理解和掌握计算机硬件中的关键组件。实验包括两个部分：寄存器堆的设计和存储器（单端口RAM）的实现。" 在实验的第一部分，学生将学习如何设计一个参数化的寄存器堆。寄存器堆是计算机组成中的基本组件，它存储指令执行过程中的临时数据。在这个实验中，寄存器堆包含32个寄存器，其中r0被固定设置为0，每个寄存器的位宽由参数WIDTH定义，可以进行定制。模块`register_file`有3个主要端口：两个异步读端口（ra0和ra1）和一个同步写端口。读端口返回相应地址的寄存器值，写端口则在时钟上升沿有效时更新指定地址的寄存器内容。 实验的第二部分涉及存储器的实现，特别是单端口RAM。存储器与寄存器堆的主要区别在于容量和访问方式。这里设计的RAM具有16x8位的容量，即16个存储单元，每个单元8位宽。存储器的接口包括时钟、使能信号（en和we）、地址输入（addr）、数据输入（din）和数据输出（dout）。为了初始化RAM的内容，可以使用Verilog的`initial`块和`$readmemh`系统任务从数据文件加载初始值到内存数组`mem`中。 通过这个实验，学生将深化对寄存器堆和存储器工作原理的理解，学习如何使用Verilog语言描述和实现这些硬件组件，并熟悉数据通路和控制器设计的基本概念。这不仅强化了理论知识，还提供了实际动手操作的机会，为后续的计算机系统设计打下坚实基础。