LSSD方法在VLSI测试中的应用与移位寄存器诊断

"该资源是一份关于国科大模式识别课程2018期末试题，主要涉及VLSI（超大规模集成电路）测试方法学和可测性设计的相关内容，包括LSSD（逻辑静态标准设计）方法在设计和测试中的应用。" 在VLSI测试方法学中，LSSD（逻辑静态标准设计）是一种关键的设计策略，它强调在设计阶段就考虑可测性，确保电路在冒险和竞争等条件下的正确工作。根据题目描述，LSSD设计的电路中，每个时钟输入必须独立控制，系统时钟C只能连接到触发器的时钟输入，而测试时，触发器可以级联形成移位寄存器，其输入/输出由时钟A和B控制。这种设计使得仅需对组合逻辑部分进行可测性设计，提高了测试效率。 测试基于LSSD设计的电路通常分为两个部分：测试SRL（移位寄存器链）和测试组合电路部分。测试SRL时，首先设定A=B=1，然后通过SI交替输入0和1，依次添加时钟A和B共N次。对于组合电路部分的测试，需要先对移位寄存器进行初始化，施加测试图形，然后加时钟C和B各一次，通过原始输出观察结果。整个过程反复进行，直到所有测试图形都得到验证。 LSSD方法虽然增加了硬件成本（约20%），但它提供了系统化测试和诊断的可能性，无论是在芯片级、板级还是系统级，都能进行有效的测试。这种方法对于集成电路设计、制造、测试和应用的各个环节都非常重要，特别是在高等教育中，对于培养具有深厚理论基础和实践经验的工程师来说，是必不可少的知识。 此外，书中还涵盖了数字电路的描述和模拟方法，组合电路和时序电路的测试生成，专用可测性设计，扫描和边界扫描理论，IDDQ测试，以及随机和伪随机测试原理等多方面内容。这些主题旨在为集成电路领域的专业人士提供全面的指导，并为高校学生和研究生的学习提供教材支持。 这份试题和相关教材内容揭示了VLSI测试方法学和可测性设计的核心原则，强调了在设计阶段就考虑到测试的重要性，以及如何通过LSSD方法实现这一目标。对于理解集成电路的测试流程和技术，以及如何提高电路的可靠性和可维护性，具有深远的教育价值。