刘紫檀Lab6实验报告：同步复位模块与计数器设计

本篇实验报告是关于Lab6的一个项目，日期为2018年11月9日，由学生刘紫檀（学号PB17000232）完成。实验的主要目标包括理解和实现两个模块的设计：一个同步复位寄存器(reg_sync_reset)和一个同步计数器(sync_counter)。 1. 同步复位寄存器设计： 实验的第一部分是设计一个同步复位寄存器模块，该模块接受时钟(clk)、加载(load)、复位(reset)信号以及数据输入(D)，并将数据输出到寄存器(Q)。在always块中，当复位信号有效时，寄存器清零；当加载信号有效时，寄存器的内容被输入的数据更新。使用`timescale1ns/1ps`时间单位定义了模块的行为，模拟代码展示了如何根据外部时钟信号对寄存器进行操作。 2. 仿真与测试： 在实验的第二部分，设计了一个测试bench，包含了时钟(clk)、加载(load)、复位(reset)、数据输入(D)和输出(Q)的驱动信号。测试过程通过循环控制，周期性地改变这些信号的值，以便观察寄存器的行为。代码设置了50个时钟周期，每10个周期翻转一次时钟，并在特定条件下设置load和reset，使得Q寄存器中的值随输入变化。实验结束后，有`$display("SimulationDone")`语句表示模拟已完成。 3. 同步计数器设计： 第三个模块是同步计数器，接受使能(enable)、时钟(clk)、清零(clear)信号，并输出8位同步计数器的结果(Q)。这里使用了四个同步计数器子模块（sync_counter_blockb1至sync_counter_blockb4），它们逐位更新计数器的状态，同时有一个intermediate变量用于数据传递。 4. 结果可视化： 实验报告中还包含6-1-1节的仿真截图，这可能是实验过程中对寄存器和计数器行为的可视化展示，帮助理解信号变化和结果。此外，还有下载照片的链接，可能提供了更详细的波形图或图表。 总结来说，本实验着重于数字逻辑设计的基础实践，包括同步时序逻辑元件的实现和验证。通过编写硬件描述语言代码、构建测试环境以及观察和分析结果，学生深入理解了同步复位和同步计数器的工作原理及其在实际应用中的行为。