Cortex-M3与M4处理器故障异常处理与调试应用

需积分: 25 138 浏览量更新于2024-07-15 收藏 668KB PDF 举报

"本应用笔记主要聚焦于Cortex-M3和Cortex-M4这两种嵌入式微控制器的故障异常处理机制。Cortex-M系列处理器设计了一种高效且全面的异常模型，旨在检测和管理非法内存访问、编程错误以及其他潜在问题。本文档首先从程序员的角度对Cortex-M的故障异常进行介绍，阐述了这些异常如何在软件开发过程中起作用。在Cortex-M处理器中，异常处理涉及一系列关键控制和状态/地址寄存器，包括系统控制块（SCB）中的异常控制寄存器（CCR）、存储保护寄存器（SHP）、系统寄存器（SHCSR）、当前故障状态和原因寄存器（CFSR）、硬件故障寄存器（HSFR），以及内存管理故障地址寄存器（MMFAR）和备份故障地址寄存器（BFAR）。这些寄存器用于记录异常发生时的具体情况，如异常类型、发生位置和触发原因。实施故障处理程序是异常处理流程的重要环节。这包括设置中断向量表、编写异常处理函数，以及在程序中响应各种异常情况，确保系统的稳定性和安全性。对于Cortex-M3和M4处理器，开发人员通常使用调试工具，如μVision，来进行故障调试。μVision提供了方便的界面，允许用户通过"故障报告"对话框确定是哪种异常发生，以及异常发生的确切地址。了解和分析异常报告有助于开发者定位并修复代码中的问题，从而优化程序性能和避免系统崩溃。此外，本应用笔记还提及了修订历史，展示了技术随时间的发展和更新，这对于跟踪新功能和最佳实践非常重要。总结来说，掌握Cortex-M3和Cortex-M4的故障异常处理机制对于开发高质量的嵌入式系统至关重要。它涉及到理解异常的触发条件、寄存器的作用，以及如何通过调试工具有效地诊断和处理异常，确保系统的可靠性和稳定性。"

Application Note 209: Using Cortex-M3 and Cortex-M4 Fault Exceptions

Using Cortex-M3 and Cortex-M4 Fault Exceptions keil.com/appnotes/docs/apnt_209.asp

SCB->CCR Register

Figure 1: Bit assignments of the SCB->CCR register

The following bits of the SCB->CCR register control the behavior of the Usage Fault:

DIV_0_TRP: Enable Usage Fault when the processor executes an SDIV or UDIV instruction with a divisor of 0:

0 = do not trap divide by 0; a divide by 0 returns a quotient of 0.

1 = trap divide by 0.

UNALIGN_TRP: Enable Usage Fault when a memory access to unaligned addresses are performed:

0 = do not trap unaligned halfword and word accesses

1 = trap unaligned halfword and word accesses; an unaligned access generates a Usage Fault.

Note that unaligned accesses with LDM, STM, LDRD, and STRD instructions always generate a Usage

Fault even when UNALIGN_TRP is set to 0.

SCB->SHP Registers

The SCB->SHP registers set the priority level of exception handlers. The fault exceptions are controlled with:

SCB->SHP[0]: Priority level of the Memory Management Fault

SCB->SHP[1]: Priority level of the Bus Fault

SCB->SHP[2]: Priority level of the Usage Fault

For programming interrupt and exception priorities CMSIS provides the functions NVIC_SetPriority and

NVIC_GetPriority. The priority for the fault exceptions can be changed as shown below:

NVIC_SetPriority (MemoryManagement_IRQn, 0x0F);

NVIC_SetPriority (BusFault_IRQn, 0x08);

NVIC_SetPriority (UsageFault_IRQn, 0x01);

UsageFault_prio = NVIC_GetPriority (UsageFault_IRQn);

剩余15页未读，继续阅读

XingouChen

粉丝: 0
资源: 4

Cortex-M3与M4处理器故障异常处理与调试应用

ARM Cortex-M3与Cortex-M4权威指南.zip

ARM Cortex-M3与Cortex-M4权威指南.rar

Cortex-M3与Cortex-M4指南.part1_M4指南_cortexm4_Cortex-M3_cortex-m4_源码

Cortex-M3与Cortex-M4指南.part2,cortex-m3和m4的区别,C,C++

Cortex-M3与Cortex-M4指南.part3,cortex-m3和m4的区别,C,C++

Cortex-M3与Cortex-M4指南.part3,cortex-m3和m4的区别,C,C++源码.zip

Cortex-M3与Cortex-M4指南.part2,cortex-m3和m4的区别,C,C++源码.zip

Cortex-M3与Cortex-M4指南.part3,cortex-m3和m4的区别,C,C++源码.rar

Cortex-M3和Cortex-M4_的差别

Definitive_Guide_to_ARM_Cortex-M3_and_Cortex-M4_Processors

最新资源