自动行为级模型与晶体管级设计功能验证方法

"行为级模型功能比对验证的自动方法学着重于在混合信号芯片设计中，通过Verilog、Systemverilog或VHDL的行为级模型与晶体管级设计之间的功能一致性验证。这一过程，即Behavior vs. Schematic (BVS)，是确保全芯片验证正确性、有效性和全面性的关键步骤。过去，尽管可以进行逻辑状态的BVS矢量检查，但无法处理实数类型的矢量，这限制了对模拟和混合信号模块的精确描述。为解决这个问题，文章提出了采用Wreal模型和Systemverilog的User Defined Type (SV-UDT)来表示模拟电路中的实数电压，从而提高了模型的准确性。 文章描述了一种自动化的BVS方法，它基于Cadence XPS仿真器的矢量检查功能，能够同时对比检查逻辑状态和实数类型的矢量。这一创新性功能是向Cadence提出的，已在XPS仿真器中得到实现，极大地扩展了EDA工具的能力。在混合信号芯片的设计验证中，这种自动比对验证方法能提高效率，确保模型与实际电路的一致性，并减少手动生成输入激励可能导致的覆盖率不足问题。 0引言部分指出，混合信号芯片的广泛应用推动了对高效、精确行为级模型的需求。这些模型不仅要与电路接口匹配，还需要准确反映电路功能和关键行为特性，同时不影响仿真速度。借助Wreal模型和SV-UDT，可以更精确地模拟实数电压，而BVS流程则通过比对行为级模型的Verilog仿真结果和晶体管级的Spice仿真结果，确保验证的全面性。 在传统的BVS过程中，由于工具的限制，实数类型的矢量检查一直是个挑战。新方法的引入不仅填补了这一空白，还通过自动化手段提高了输入激励的覆盖率，降低了工程师的工作负担，增强了验证的系统性和可靠性。这种方法的实施将有助于混合信号芯片设计领域的验证流程标准化和优化，进一步推动集成电路技术的发展。"