STM32G4系列微控制器使用指南：全面介绍与技术特性

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"STM32G4系列芯片参考手册是针对应用开发人员的专业文档，详细介绍了如何利用这款基于Arm® Cortex®-M4架构的32位微控制器STM32G4系列进行设计和编程。手册涵盖了该系列芯片的不同内存容量、封装形式以及丰富的外围设备配置。 STM32G4系列由一系列不同规格的微控制器组成，每款产品都具有独特的特点，适合不同的应用场景。获取产品订单信息、机械和电气特性描述应参考相应的数据手册。对于Cortex®-M4内核的核心技术，用户可以参考Cortex®-M4技术参考手册，该手册可以从Arm®信息中心获取。 STM32G4系列微控制器集成了ST公司的先进技术专利，确保了高性能和稳定性。相关文档包括Cortex®-M4技术手册、STM32G4系列的数据表、错误修正表，以及针对STM32F3、STM32F4、STM32G4和STM32L4系列Cortex®-M4编程的手册（PM0214）。手册的结构清晰，共分为多个章节。第1章介绍了文档的一般信息，包括常用术语和缩写，以及一个详尽的术语表，帮助开发者理解和使用手册中的专业术语。此外，手册还提供了编程和调试指南，以便新用户快速上手并充分利用STM32G4系列芯片的强大功能。阅读此参考手册时，务必关注特定章节，如引脚配置、存储器管理、中断系统、定时器和计数器、外设接口、以及低功耗模式的管理等，这些都是设计嵌入式系统时至关重要的知识点。通过学习和理解这些内容，开发人员可以充分发挥STM32G4系列在工业控制、物联网、无线通信等领域的潜力。" 本手册不仅提供了硬件设计的基础知识，还包含了丰富的示例代码和实用工具，使得无论是初学者还是经验丰富的工程师都能从中受益。因此，对于所有致力于开发基于STM32G4系列芯片项目的人员来说，这是一份不可或缺的技术参考资料。"

Contents RM0440

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19.5.1 NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

19.5.2 NAND Flash memory address mapping . . . . . . . . . . . . . . . . . . . . . . . 517

19.6 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

19.6.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

19.6.2 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 521

19.6.3 General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

19.6.4 NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . . 523

19.6.5 Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

19.6.6 NOR/PSRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 548

19.7 NAND Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

19.7.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

19.7.2 NAND Flash supported memories and transactions . . . . . . . . . . . . . . 557

19.7.3 Timing diagrams for NAND Flash memory . . . . . . . . . . . . . . . . . . . . . 558

19.7.4 NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

19.7.5 NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

19.7.6 Computation of the error correction code (ECC)

in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

19.7.7 NAND Flash controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

19.7.8 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

20 Quad-SPI interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.2 QUADSPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.3 QUADSPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.3.1 QUADSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569

20.3.2 QUADSPI pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

20.3.3 QUADSPI command sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

20.3.4 QUADSPI signal interface protocol modes . . . . . . . . . . . . . . . . . . . . . 573

20.3.5 QUADSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

20.3.6 QUADSPI status flag polling mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 576

20.3.7 QUADSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

20.3.8 QUADSPI Flash memory configuration . . . . . . . . . . . . . . . . . . . . . . . . 578

20.3.9 QUADSPI delayed data sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

20.3.10 QUADSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

20.3.11 QUADSPI usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

20.3.12 Sending the instruction only once . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

20.3.13 QUADSPI error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

RM0440 Rev 7 17/2124

RM0440 Contents

20.3.14 QUADSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 581

20.3.15 nCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582

20.4 QUADSPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

20.5 QUADSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

20.5.1 QUADSPI control register (QUADSPI_CR) . . . . . . . . . . . . . . . . . . . . . 584

20.5.2 QUADSPI device configuration register (QUADSPI_DCR) . . . . . . . . . 587

20.5.3 QUADSPI status register (QUADSPI_SR) . . . . . . . . . . . . . . . . . . . . . 588

20.5.4 QUADSPI flag clear register (QUADSPI_FCR) . . . . . . . . . . . . . . . . . . 589

20.5.5 QUADSPI data length register (QUADSPI_DLR) . . . . . . . . . . . . . . . . 589

20.5.6 QUADSPI communication configuration register (QUADSPI_CCR) . . 590

20.5.7 QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 592

20.5.8 QUADSPI alternate bytes registers (QUADSPI_ABR) . . . . . . . . . . . . 593

20.5.9 QUADSPI data register (QUADSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 593

20.5.10 QUADSPI polling status mask register (QUADSPI_PSMKR) . . . . . . . 594

20.5.11 QUADSPI polling status match register (QUADSPI_PSMAR) . . . . . . 594

20.5.12 QUADSPI polling interval register (QUADSPI_PIR) . . . . . . . . . . . . . . 595

20.5.13 QUADSPI low-power timeout register (QUADSPI_LPTR) . . . . . . . . . . 595

20.5.14 QUADSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595

21 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

21.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

21.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

21.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

21.4.1 ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

21.4.2 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601

21.4.3 ADC clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602

21.4.4 ADC1/2/3/4/5 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

21.4.5 Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

21.4.6 ADC Deep-power-down mode (DEEPPWD) and ADC voltage regulator

(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

21.4.7 Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 610

21.4.8 Calibration (ADCAL, ADCALDIF, ADC_CALFACT) . . . . . . . . . . . . . . . 610

21.4.9 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 613

21.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 614

21.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 615

21.4.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 616

Contents RM0440

18/2124 RM0440 Rev 7

21.4.13 Single conversion mode (CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . 618

21.4.14 Continuous conversion mode (CONT = 1) . . . . . . . . . . . . . . . . . . . . . . 618

21.4.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 619

21.4.16 ADC timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

21.4.17 Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . 620

21.4.18 Conversion on external trigger and trigger polarity

(EXTSEL, EXTEN, JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . 622

21.4.19 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627

21.4.20 Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . 629

21.4.21 Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . 630

21.4.22 Programmable resolution (RES) - Fast conversion mode . . . . . . . . . . 638

21.4.23 End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . 639

21.4.24 End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . 639

21.4.25 Timing diagrams example (single/continuous modes,

hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

21.4.26 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642

21.4.27 Dynamic low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

21.4.28 Analog window watchdog (AWD1EN, JAWD1EN, AWD1SGL,

AWD1CH, AWD2CH, AWD3CH, AWD_HTx, AWD_LTx, AWDx) . . . . . 653

21.4.29 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

21.4.30 Dual ADC modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

21.4.31 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677

21.4.32 VBAT supply monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

21.4.33 Monitoring the internal voltage reference . . . . . . . . . . . . . . . . . . . . . . 680

21.5 ADC in low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

21.6 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

21.7 ADC registers (for each ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

21.7.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 683

21.7.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 685

21.7.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

21.7.4 ADC configuration register (ADC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 690

21.7.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 694

21.7.6 ADC sample time register 1 (ADC_SMPR1) . . . . . . . . . . . . . . . . . . . . 697

21.7.7 ADC sample time register 2 (ADC_SMPR2) . . . . . . . . . . . . . . . . . . . . 697

21.7.8 ADC watchdog threshold register 1 (ADC_TR1) . . . . . . . . . . . . . . . . . 698

21.7.9 ADC watchdog threshold register 2 (ADC_TR2) . . . . . . . . . . . . . . . . . 699

21.7.10 ADC watchdog threshold register 3 (ADC_TR3) . . . . . . . . . . . . . . . . . 700

21.7.11 ADC regular sequence register 1 (ADC_SQR1) . . . . . . . . . . . . . . . . . 700

RM0440 Rev 7 19/2124

RM0440 Contents

21.7.12 ADC regular sequence register 2 (ADC_SQR2) . . . . . . . . . . . . . . . . . 701

21.7.13 ADC regular sequence register 3 (ADC_SQR3) . . . . . . . . . . . . . . . . . 702

21.7.14 ADC regular sequence register 4 (ADC_SQR4) . . . . . . . . . . . . . . . . . 703

21.7.15 ADC regular data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . 704

21.7.16 ADC injected sequence register (ADC_JSQR) . . . . . . . . . . . . . . . . . . 704

21.7.17 ADC offset y register (ADC_OFRy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

21.7.18 ADC injected channel y data register (ADC_JDRy) . . . . . . . . . . . . . . . 708

21.7.19 ADC analog watchdog 2 configuration register (ADC_AWD2CR) . . . . 709

21.7.20 ADC analog watchdog 3 configuration register (ADC_AWD3CR) . . . . 709

21.7.21 ADC differential mode selection register (ADC_DIFSEL) . . . . . . . . . . 710

21.7.22 ADC calibration factors (ADC_CALFACT) . . . . . . . . . . . . . . . . . . . . . . 711

21.7.23 ADC Gain compensation Register (ADC_GCOMP) . . . . . . . . . . . . . . 711

21.8 ADC common registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712

21.8.1 ADCx common status register (ADCx_CSR) (x = 12 or 345) . . . . . . . 712

21.8.2 ADCx common control register (ADCx_CCR) (x = 12 or 345) . . . . . . . 713

21.8.3 ADCx common regular data register for dual mode (ADCx_CDR)

(x = 12 or 345) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717

21.9 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 717

22 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

22.2 DAC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

22.3 DAC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 722

22.4 DAC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723

22.4.1 DAC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723

22.4.2 DAC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724

22.4.3 DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 730

22.4.4 DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 730

22.4.5 DAC conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732

22.4.6 DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 733

22.4.7 DAC trigger selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 733

22.4.8 DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734

22.4.9 Noise generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735

22.4.10 Triangle-wave generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

22.4.11 DAC sawtooth wave generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

22.4.12 DAC channel modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

22.4.13 DAC channel buffer calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741

Contents RM0440

20/2124 RM0440 Rev 7

22.4.14 Dual DAC channel conversion modes (if dual channels are

available) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 743

22.5 DAC in low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

22.6 DAC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

22.7 DAC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

22.7.1 DAC control register (DAC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

22.7.2 DAC software trigger register (DAC_SWTRGR) . . . . . . . . . . . . . . . . . 752

22.7.3 DAC channel1 12-bit right-aligned data holding register

(DAC_DHR12R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 753

22.7.4 DAC channel1 12-bit left aligned data holding register

(DAC_DHR12L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

22.7.5 DAC channel1 8-bit right aligned data holding register

(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

22.7.6 DAC channel2 12-bit right aligned data holding register

(DAC_DHR12R2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 755

22.7.7 DAC channel2 12-bit left aligned data holding register

(DAC_DHR12L2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 755

22.7.8 DAC channel2 8-bit right-aligned data holding register

(DAC_DHR8R2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756

22.7.9 Dual DAC 12-bit right-aligned data holding register

(DAC_DHR12RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756

22.7.10 Dual DAC 12-bit left aligned data holding register

(DAC_DHR12LD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757

22.7.11 Dual DAC 8-bit right aligned data holding register

(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757

22.7.12 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 758

22.7.13 DAC channel2 data output register (DAC_DOR2) . . . . . . . . . . . . . . . . 758

22.7.14 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 759

22.7.15 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 760

22.7.16 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 761

22.7.17 DAC channel1 sample and hold sample time register

(DAC_SHSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762

22.7.18 DAC channel2 sample and hold sample time register

(DAC_SHSR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763

22.7.19 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 763

22.7.20 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 764

22.7.21 DAC channel1 sawtooth register (DAC_STR1) . . . . . . . . . . . . . . . . . . 765

22.7.22 DAC channel2 sawtooth register (DAC_STR2) . . . . . . . . . . . . . . . . . . 765

22.7.23 DAC sawtooth mode register (DAC_STMODR) . . . . . . . . . . . . . . . . . 766

22.7.24 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 768

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