P2020 QorIQ处理器参考手册：全面介绍与架构详解
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更新于2024-07-17
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P2020QorIQ集成处理器参考手册是一份详细介绍Freescale半导体公司生产的P2020和P2010系列芯片的重要文档，发布于2012年12月，版本为Rev.2。该手册涵盖了P2020芯片的全方位特性、架构和应用实例。
首先，章节1的概述部分（1.1）介绍了芯片的基本概念，包括系统级的块图（1.1.1），强调了芯片的关键性能参数，如处理能力、功耗等，这些参数对于理解芯片在实际应用中的效能至关重要。接着，1.1.2章详细解释了芯片级别的功能特性，如处理器核心（e500v2）、内存单元、以及各种接口支持，如高速的PCI Express、Serial RapidIO等，这些都是构建高性能系统的基础。
章节1.2着重展示了P2020在不同应用场景中的实用性，例如针对长期演进（LTE）和Wi-Fi MAX基带处理的通信应用（1.2.1），以及线卡控制平面的网络管理应用（1.2.2）。这些例子展示了芯片在无线通信和网络设备中的广泛应用潜力。
1.3章的架构概述深入探讨了芯片的内部构造，包括e500v2核心处理器、用于提高数据一致性与地址映射的e500一致性模块（ECM）、集成安全引擎（SEC）、增强型以太网控制器，这些部分共同确保了系统的高效和安全性。此外，手册还介绍了USB 2.0接口、增强型数字主机控制器、eSPI（Enhanced Serial Peripheral Interface）以及DDR SDRAM控制器，这些都体现了芯片对多种标准接口的全面支持。
1.3.9详细讨论了高速I/O接口，包括PCI Express提供高速数据传输，Serial RapidIO提供低延迟并行通信，SGMII支持千兆以太网，以及高速接口的多路复用技术，这都是现代系统中不可或缺的通信组件。
最后，1.3.10章节提到了可编程中断控制器，它允许用户根据应用需求灵活配置中断管理，确保系统的实时性和响应性。
P2020QorIQ集成处理器参考手册为开发者提供了详尽的技术指南，包括芯片的功能特性、硬件设计细节以及实际应用中的考虑因素，是进行硬件选型、设计和优化的宝贵资源。无论是从事嵌入式系统开发、通信设备制造还是网络技术应用的工程师，都能从中找到所需的信息来提升项目的性能和效率。
Section number Title Page
9.3.57 Processor core 1 current task priority register (PIC_CTPR_CPU1)..........................................................450
9.3.58 Processor core 1 who am I register (PIC_WHOAMI_CPU1)...................................................................451
9.3.59 Processor core 1 interrupt acknowledge register (PIC_IACK_CPU1)......................................................452
9.3.60 Processor core 1 end of interrupt register (PIC_EOI_CPU1)....................................................................453
9.4 Functional description...................................................................................................................................................453
9.4.1 Programming model considerations...........................................................................................................453
9.4.1.1 Global registers......................................................................................................................453
9.4.1.2 Global timer registers.............................................................................................................454
9.4.1.3 IRQ_OUT_B and critical interrupt summary registers..........................................................454
9.4.1.4 Performance monitor mask registers (PMMRs)....................................................................455
9.4.1.5 Message registers...................................................................................................................455
9.4.1.6 Shared message signaled registers.........................................................................................455
9.4.1.7 Interrupt source configuration registers.................................................................................455
9.4.1.8 Per-CPU (private access) registers.........................................................................................457
9.4.2 Flow of interrupt control............................................................................................................................459
9.4.2.1 Interrupts routed to cint or IRQ_OUT_B...............................................................................459
9.4.2.2 Interrupts routed to int............................................................................................................460
9.4.2.2.1 Interrupt source priority..................................................................................462
9.4.2.2.2 Interrupt acknowledge....................................................................................462
9.4.2.2.3 Spurious vector generation.............................................................................463
9.4.2.2.4 Nesting of interrupts.......................................................................................463
9.4.3 Interprocessor interrupts............................................................................................................................464
9.4.4 Message interrupts.....................................................................................................................................464
9.4.5 Shared message signaled interrupts...........................................................................................................464
9.4.6 PCI Express INTx/IRQn sharing...............................................................................................................465
9.4.7 Global timers..............................................................................................................................................466
9.4.8 Resets.........................................................................................................................................................467
9.4.9 Resetting the PIC.......................................................................................................................................467
9.4.9.1 Processor core initialization...................................................................................................467
P2020 QorIQ Integrated Processor Reference Manual, Rev. 2, 12/2012
16 Freescale Semiconductor, Inc.
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