基于基于FPGA的音频处理芯片的设计的音频处理芯片的设计
摘 要:提出一种采用现场可编程门阵列器件FPGA实现音频处理芯片的方案。首先对FIR滤波器的算法进行了改
良,然后采用VHDL语言对音频处理芯片的每个模块分别设计。通过计算机软件对该芯片进行仿真,给出仿真波
形和仿真结果,证明本芯片的设计达到了预期要求。 关键词:FPGA FIR数字滤波器 音频处理 VHDL 1 引
言 随着数字技术日益广泛的应用,以现场可编程门阵列FPGA(Field Programmable Gate Array)[1]为代表的
ASIC[2]器件得到了迅速的普及和发展,器件的集成度和速度都在高速增长。FPGA既具有门阵列的高逻辑密度
和高可靠性,又具有可编程逻辑器件的
摘 摘 要:要:提出一种采用现场可编程门阵列器件FPGA实现音频处理芯片的方案。首先对FIR滤波器的算法进行了改良,然后采用VHDL语言对音频处理芯片的每个模块
分别设计。通过计算机软件对该芯片进行仿真,给出仿真波形和仿真结果,证明本芯片的设计达到了预期要求。
关键词: 关键词:FPGA FIR数字滤波器 音频处理 VHDL
1 引言
随着数字技术日益广泛的应用,以现场可编程门阵列FPGA(Field Programmable Gate Array)
[1]
为代表的ASIC
[2]
器件得
到了迅速的普及和发展,器件的集成度和速度都在高速增长。FPGA既具有门阵列的高逻辑密度和高可靠性,又具有可编程逻
辑器件的用户可编程性,可以减少系统的设计和维护的风险,降低产品成本,缩短设计周期。
目前,信号处理技术、通信技术和多媒体技术的迅猛发展都得益于DSP
[3]
技术的广泛应用。但是对于便携式和家用的语音
系统而言,基于一般的DSP芯片的设计方案并不理想。首先DSP的芯片成本以及开发成本在现阶段仍然是比较高的,尤其是
芯片成本,远远不及大批量ASIC芯片成本之低。其次便携式的设备对体积要求十分苛刻,限制了一部分DSP芯片的使用,而
体积正是ASIC芯片的优点之一。
本文提出了一种基于FPGA的音频处理芯片的硬件电路实现方案。由于对FIR滤波器的算法进行了改良,所以很大程度上
减小了芯片的体积和降低了芯片的功耗。
2 算法研究与改良
2.1 普通FIR滤波算法
N阶FIR滤波器可以用下面的线性卷积表示:
[4]
x(n)是输入的音频序列,而y(n)是经过滤波后输出的音频序列,h(k)是N阶滤波器的系数。
简单的实现这个算法,需要N+1次的乘法和N次的加法。所以至少需要一个硬件乘法器和一个定点或者浮点加法器来实现
这个功能。由于音频处理芯片只需要做线性卷积,所以我们不需要采用乘法器的结构。一般来说,由于乘法器庞大的结构,占
用了芯片上的大部分面积,消耗用了大部分功率。而不使用乘法器的结构将会节约可观的芯片面积和功耗。为了实现这种结
构,我们需要改良FIR滤波算法。
2.2 改良滤波算法
首先,将滤波的系数h(k)用二进制表示法(POT,Power of Two)表示:
例如:h(k)=0.1172=2
-3
-2
-7
-2-16
我们给出7阶滤波器的一组系数,使用POT表示(精度小于10
-4
):
h(0) = 0.3761 = 2-1-2-3+2-10+2-13-2-15
h(1) = 0.3083 = 2-2+2-4-2-8-2-12
h(2) = -0.9424*10-1 = -2-3+2-5-2-11
h(3) = 0.6439*10-1 = 2-4+2-9-2-14
h(4) = -0.3308*10-1 = -2-5-2-9+2-13
h(5) = 0.1663*10-1 = 2-6+2-10+2-15
h(6) = -0.4135*10-2 = -2-8-2-12+2-16