北大Verilog课件：电平敏感锁存器latch示例与任务函数讲解

电平敏感时序元件——锁存器（Latch）在Verilog课程中占有重要地位，特别是在高级结构的设计中。锁存器是一种基础的时序逻辑电路，它根据时钟信号的不同状态来存储数据。当锁存器接收到低电平时（0），数据输入会被存储到输出；而当时钟为高电平（1）时，锁存器保持其输出不变，除非有新的数据输入。这种行为在模拟系统初始化和特定的测试环境中特别有用。 在Verilog编程中，锁存器被定义为一个primitive，如以下所示： ```verilog primitive latch (q, clock, data); output q; reg q; // 输出必须声明为reg类型，以保留上一状态 input clock, data; initial q = 1'b1; // 初始化输出为高电平 table // 时钟和数据输入情况对应的状态转移 0 1 : ? : 1 ; // 当ck为0且data为1，输出不变 0 0 : ? : 0 ; // 当ck为0且data为0，存储新数据 1 ? : ? : - ; // 当ck为1，无论data如何，保持当前状态 endtable endprimitive ``` 在高级结构设计中，任务（task）和函数（function）是常用的组织方式。任务常用于行为描述和调试，它们可以包含时序控制（如`#`延迟和`@`触发器）以及输入参数，但不能有wire声明，因为它们的输入仅在传递时应用一次。任务可以调用其他任务或函数，但函数不能包含时序控制，且执行完后才返回结果。 例如，`neg_clocks`任务就是一个没有输出、输入输出和内部变量的例子，它接受一个数字参数`number_of_edges`，并在时钟下降沿重复操作指定次数。在模块设计中，任务可以通过`initial`块调用，如`neg_clocks(3)`。 另一方面，函数通常用于计算或组合逻辑描述，输入参数仅在函数内部使用，且函数调用的结果由函数名返回。它们不能调用任务，且内部不包含延迟语句。 任务和函数的使用遵循一定的规则：必须在module内调用，不能声明wire，输入/输出为局部寄存器，任务的执行可能阻塞直到完成，如果有无限循环（如`forever`），则不会返回结果。为了增强模块性，任务和函数参数的名称应保持唯一性，避免与内部I/O说明名冲突。 电平敏感时序元件如锁存器和Verilog中的任务、函数结构是构建复杂数字系统的关键组成部分，理解并熟练运用它们能提高设计的可读性和复用性。