一文读懂锁相环一文读懂锁相环PLL那些事那些事
锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO),以及矢量网络分
析仪(VNA)中的超快开关频率合成器。
今天斑竹带来干货好文,参考上述各种应用来介绍PLL电路的一些构建模块,以指导器件选择和每种不同应用内部的权衡考
虑,这对新手和PLL专家均有帮助。并且在文中参考了ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO),并使用
ADIsimPLL(ADI公司内部PLL电路仿真器)来演示不同电路性能参数。
基本配置:时钟净化电路基本配置:时钟净化电路
锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较,如图1所示。图2中有一个在频域
中工作的负反馈控制环路。当比较结果处于稳态,即输出频率和相位与误差检测器的输入频率和相位匹配时,我们说PLL被锁
定。就本文而言,我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字PLL架构。
图1.PLL基本配置
该电路的第一个基本元件是鉴频鉴相器(PFD)。PFD将输入到REFIN的频率和相位与反馈到RFIN的频率和相位进行比较。
ADF4002 是一款可配置为独立PFD(反馈分频器N=1)的PLL。因此,它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波
器一起使用,以净化高噪声REFIN时钟。
图2.PLL基本配置
鉴频鉴相器鉴频鉴相器
图3.鉴频鉴相器
图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行比较。它使用两个D型触发器和一个延迟元件。一路Q输出
使能正电流源,另一路Q输出使能负电流源。这些电流源就是所谓电荷泵。有关PFD操作的更多详细信息,请参阅"用于高频
接收器和发射器的锁相环"。
图4.PFD错相和频率失锁
使用这种架构,下面+IN端的输入频率高于-IN端(图4),电荷泵输出会推高电流,其在PLL低通滤波器中积分后,会使VCO
调谐电压上升。这样,-IN频率将随着VCO频率的提高而提高,两个PFD输入最终会收敛或锁定到相同频率(图5)。如果-IN
频率高于+IN频率,则发生相反的情况。
图5.鉴频鉴相器、频率和锁相
回到原先需要净化的高噪声时钟例子,时钟、自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。
图6.参考噪声
图7.自由运行VCXO
从所示的ADIsimPLL曲线中可以看出,REFIN的高相位噪声(图6)由低通滤波器滤除。由PLL的参考和PFD电路贡献的所有
带内噪声都被低通滤波器滤除,只在环路带宽外(图8)留下低得多的VCXO噪声(图7)。当输出频率等于输入频率时,PLL
配置最简单。这种PLL称为时钟净化PLL。对于此类时钟净化应用,建议使用窄带宽(
高频整数高频整数N分频架构分频架构
为了产生一系列更高频率,应使用VCO,其调谐范围比VCXO更宽。这常用于跳频或扩频跳频(FHSS)应用中。在这种PLL
中,输出是参考频率的很多倍。压控振荡器含有可变调谐元件,例如变容二极管,其电容随输入电压而改变,形成一个可调谐
振电路,从而可以产生一系列频率(图9)。PLL可以被认为是该VCO的控制系统。
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