高性能折叠式共源共栅放大器设计及仿真

"本文介绍了一种针对传统运算放大器共模抑制比(CMRR)和电源抑制比(PSRR)不足问题的解决方案，设计了一种差分输入结构的折叠式共源共栅放大器。该设计采用两级架构，第一级为差分结构的折叠式共源共栅放大器，利用MOS管作为电阻，提升了增益、CMRR和PSRR；第二级则采用NMOS为负载的共源放大器，以增强增益和输出摆幅。在LITE-ON 40V 1.0 μm工艺基础上，通过Spectre软件进行了电路仿真，结果显示电路的交流增益达到125.8 dB，相位裕度62.8°，CMRR为140.9 dB，PSRR为125.5 dB。" 本文详细探讨了模拟集成电路中的关键组件——运算放大器的设计优化。传统运算放大器在共模抑制和电源抑制方面存在局限性，这直接影响了整个系统性能。为了解决这一问题，设计人员提出了一种新型的折叠式共源共栅放大器，它具有差分输入结构，能显著提高CMRR和PSRR。 首先，文章阐述了折叠式共源共栅放大器的优越性，这种放大器的增益较高且输出摆幅大，通过采用MOS管作为电阻，进一步增强了增益、CMRR和PSRR。然而，折叠式结构可能会导致驱动能力、速度和输出极点频率的降低，因此，设计中采用了两级结构来弥补这些不足。 第一级为差分结构的折叠式共源共栅放大器，利用MOS管作为电阻，有效地提高了电路的增益，同时也提升了共模抑制比，即抑制共模信号的能力，使得放大器能够更准确地放大差分信号。此外，通过这种方式，还能改善电源电压抑制比，确保电源电压变化不会显著影响放大器的性能。 第二级采用以NMOS为负载的共源放大器，这有助于提升放大器的增益和输出摆幅，增强了放大器的驱动能力，使得输出信号可以有更大的动态范围。这种两级架构不仅保持了高增益，还提高了输出性能，同时避免了单级结构可能带来的速度损失。 在LITE-ON的40V 1.0 μm工艺下，使用Spectre进行的电路仿真验证了设计的有效性。仿真结果显示，该放大器的交流增益达到了125.8 dB，这意味着它具有非常高的放大能力；相位裕度为62.8°，保证了放大器的稳定性；共模抑制比140.9 dB表明它能有效地抑制共模噪声；电源电压抑制比125.5 dB意味着电源电压的变化对放大器输出的影响极小。 这种高CMRR和PSRR的折叠式共源共栅放大器设计提供了一种有效的解决方案，对于提升模拟集成电路的整体性能具有重要意义，尤其是在需要高精度和稳定性的应用中。未来的研究可能会继续探索如何在更多限制条件下进一步优化此类放大器的性能，以满足更加复杂和严苛的系统需求。