600V级PSOI LDMOS的阶梯掺杂优化：提升击穿电压与降低导通电阻

本文介绍了一种600V级的新型部分硅绝缘体（PSOI）横向双扩散金属氧化物半导体（LDMOS）场效应晶体管，其采用了阶梯掺杂漂移区（SDD）的设计。这种技术的主要目的是提高击穿电压（Breakdown Voltage, BV）并降低导通电阻（On-Resistance, Ron）。传统的LDMOS器件在高电压应用中可能会遇到表面电场过强和漏电流的问题，而SDD的引入旨在通过有控制地改变掺杂浓度分布来改善这些问题。 SDD技术的关键在于在设备表面产生一个电场峰值，这有助于减小整体的表面电场强度，从而降低了击穿的可能性。通过阶梯式的掺杂结构，可以更好地管理杂质原子的分布，使它们在需要的地方提供更强的电导性，而在其他区域则保持较低的电导，这样既提高了器件的耐压能力，又减少了导通状态下的电阻损耗。这种设计有助于提升晶体管的性能，使之更适合于高电压、高效率的电子设备，如电源管理、开关电路和功率放大器等。 作者们来自北京大学深圳SOC实验室、电子工程与计算机科学学院以及深圳赛思半導体有限公司，他们共同进行了这项研究，并强调了关键词：击穿电压、导通电阻、部分硅绝缘体和LDMOS。他们的研究工作展示了在高压条件下，如何通过创新的材料和工艺优化来满足日益增长的高性能电子设备需求。 总结来说，这篇文章提供了一种新颖的解决方案，即通过阶梯掺杂漂移区的600V级PSOI LDMOS，以实现更高的击穿电压和更低的导通电阻，这对于推进高电压半导体技术的发展具有重要意义。这项研究不仅提升了器件的可靠性，还可能推动整个行业的技术创新和应用拓展。