Verilog基础：自顶向下设计与C语言对比

硬件描述语言（HDL，hardware description language）是一种形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐层描述自己的设计思想用一系列分层次的模块来表示极其复杂的数字系统。然后利用EDA工具逐层进行仿真验证，再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路(ASIC)或现场可编程门阵列（FPGA）自动布局布线把网表转换为具体电路布线结构的实现。在制成物理器件之前，还可以用Verilog的门级模型来代替具体基本元件。
　　verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。

 

自顶向下设计的基本概念
                            

自顶向下的设计是从系统级开始 ，把系统划分为若干个基本单元，然后再把每个基本单元划分为下一层次 的基本单元，一直这样做下去 ，直到可以直接用 EDA 元件库中的基本元件来实现为止 。

 

HDL设计流程图
                                          

 

电路设计步骤
1、设计输入：原理图输入或者硬件描述语言输入

2、综合：将行为级或者RTL级等设计输入  转化成  由基本逻辑单元组成的逻辑连接，并将RTL级文件映射到FPGA的原语，生成综合的网表文件。（RTL级，描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型）。

3、实现：将综合产生的网表文件  转化成  所选器件的底层模块和硬件原语。

 
C语言与verilog的比较
        1、C 程 序 是 一 行接 一 行依次执行 的，属 于顺 序 结构 ，而 Veri log  描述 的硬件 是 可 以在 同 一 时 间 同 时运行的 ，属 于并行结构 。

         2、Verilog 可 用 的输 出 输入 函数很少 ，C 语 言 的花 样则很 多