VLSI测试方法与可测性设计：IDDQ测试与内建自测试

"等待瞬变过程消失-国科大-模式识别-2018期末试题，VLSI测试方法学和可测性设计" 在集成电路（Integrated Circuit, IC）测试领域，尤其是在VLSI（Very Large Scale Integration）级别，等待瞬变过程消失是一个关键步骤。这个过程涉及到芯片在被激活后，需要确保所有的动态电流稳定下来，以便准确地进行静态电流（IDle Current Drain Quenching, IDDQ）测量。IDDQ测试是一种检查集成电路在不执行任何操作时功耗是否正常的方法，通常用于检测漏电流问题，这对于低功耗设计至关重要。 在实施IDDQ测试时，首先，测试图形会施加到芯片上，这可能包括特定的激励信号或者测试模式，目的是让芯片进入一个已知状态。然后，等待瞬变过程消失，意味着要等待足够长的时间，直到电路内部的电荷分布达到稳定，不再有因开关活动产生的瞬态电流。这是因为这些瞬态电流可能会掩盖或误报静态电流的测量结果。等待时间的确定通常基于电路的特性以及设计者的经验。 接下来，检查静态IDDQ是否超过阈值。这个阈值是预先设定的，如果静态电流超出该阈值，可能表明存在短路、开路或者其他故障。这种检查通常需要精确的电流测量设备，可以是芯片外部的测试设备，也可以是集成在芯片内部的自测试结构。 IDDQ测试的挑战在于如何确保测量的准确性，因为测试结构本身可能会对测量结果产生影响。为了解决这个问题，设计者通常会采取措施，例如在电源引出线端的旁路电容和Cut（即芯片的电路部分）之间布置测量结构，以减少干扰。此外，能够测量微小的静态电流也是必需的，因为漏电流往往非常小，可能只有纳安甚至皮安级别。 《VLSI测试方法学和可测性设计》一书深入探讨了VLSI测试的各个方面，包括但不限于电路测试的基本概念、数字电路的描述和模拟方法、组合电路和时序电路的测试生成、专用可测性设计、扫描和边界扫描理论，以及IDDQ测试等。这本书对于理解集成电路的测试流程和技术具有重要的指导意义，不仅适用于集成电路设计、制造、测试和应用的专业人员，也是高等院校相关专业高年级学生和研究生的理想教材。书中详细阐述了各种测试生成电路结构，与M序列相关的测试生成方法，以及内建自测试（Built-In Self Test, BIST）原理和数据压缩技术，为读者提供了丰富的理论知识和实践指导。