SystemVerilog断言(SVA)详解：序列与'ended'结构

"本文档详细介绍了Sony DSD DSF音频文件格式规格中的“ended”结构，以及System Verilog Assertions（SVA）的应用，特别是如何利用“ended”关键字进行序列同步和断言检查。" 在System Verilog Assertions中，“ended”结构是一种特殊的序列连接方式，它不是基于序列的起始点，而是基于序列的结束点作为同步点。这种机制通过在序列名称后添加“ended”关键词来表示。例如，`s.ended` 表示的是序列`s`的结束状态，它是一个布尔值，其真伪取决于序列是否在特定的时钟边沿匹配。值得注意的是，这个布尔值只在相同的时钟周期内有效。 在提供的示例中，有两个序列`s15a`和`s15b`，它们分别需要多个时钟周期来完成。属性`p15a`检查这两个序列是否满足在它们各自序列之间有一个时钟周期的延迟匹配，而属性`p15b`则使用“ended”关键字，确保两个序列在结束点同步，这就需要两个序列间有额外两个时钟周期的延迟，以保持与`p15a`相同的协议。 ```systemverilog sequence s15a; @(posedge clk) a ##1 b; endsequence sequence s15b; @(posedge clk) c ##1 d; endsequence property p15a; s15a |=> s15b; endproperty property p15b; s15a.ended |-> ##2 s15b.ended; endproperty a15a: assert property(p15a); a15b: assert property(p15b); ``` 这段代码展示了如何使用“ended”关键字创建断言`p15b`，使得序列`s15a`和`s15b`在结束时刻进行同步，而不是在开始时刻。断言`a15a`和`a15b`分别用于验证`p15a`和`p15b`。 System Verilog断言（SVA）相比传统的Verilog实现有诸多优势。SVA是一种描述性语言，更擅长处理时序问题，提供更好的时间控制。它的代码更简洁，易于维护，尤其是在处理并发事件时更为强大。此外，SVA还内置了功能覆盖收集机制，便于验证覆盖率的统计。 断言在设计验证中扮演着重要角色，它们能够持续监控设计行为，确保其符合预期。在Verilog中，断言通常是通过过程语言实现，但在System Verilog中，它们可以更直接地表达设计的性质，提高验证效率。通过使用SVA，开发者可以编写出更加清晰、可读性强且易于扩展的断言，这对于大规模的系统级验证至关重要。