TI SN65LVDS93B：LVDS发送器支持24-bit TFT LCD 显示应用
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更新于2024-06-27
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TI-SN65LVDS93B是一款高性能的LVDS发送器，专为在工业环境中广泛应用的系统设计，特别适合于那些需要高带宽、低功耗和电磁干扰抑制的应用场景。这款产品的主要特点包括：
1. 工业级温度范围：SN65LVDS93B能够在-40°C至85°C的极端条件下稳定工作，确保在各种环境条件下的可靠性能。
2. LVDS接口兼容性：它具备LVDS显示Serdes接口，可以直接与集成有LVDS接口的LCD显示面板无缝连接，简化了设计过程。
3. 封装选择：该器件采用8.1mm×14mm TSSOP封装，便于集成和散热。
4. 输入电压兼容性：支持1.8V至3.3V的输入电压，可以轻松连接到低功耗设备，如图形处理器，无需额外的电压转换。
5. 高数据速率：最大传输速率达到85Mpps，像素时钟频率范围广泛，从10MHz到85MHz，最高数据速率可达2.38Gbps，适用于多种显示分辨率，包括HVGA到HD。
6. 功耗控制：在75MHz频率下，典型工作状态下功耗仅为170mW，而待机状态下功率低至不到1mW，节省能源。
7. 多通道支持：拥有28个数据通道和时钟输入低压TTL接口，以及4个数据通道和时钟输出的低压差分接口，提高了数据传输的灵活性。
8. 引脚选项：提供上升或下降时钟沿触发输入，可以根据系统需求进行选择。
9. ESD保护：内置5kV HBM静电放电防护，保障电路安全。
10. 技术扩展：支持扩频时钟（SSC），以及从RGB888格式数据源转换到LVDSI接口，实现色彩信号的高效传输。
11. 应用领域广泛：SN65LVDS93B可用于各种应用，如HMI（人机交互）面板、工业PC显示屏、医疗成像设备以及LCD显示面板驱动器等。
TI-SN65LVDS93B是一款集成了LVDS发送功能的高性能IC，其在工业环境下表现出色，是现代电子系统中连接LCD显示设备的理想选择，对于追求高速、低功耗和可靠性的设计工程师来说，是一个不可或缺的组件。
7
SN65LVDS93B
www.ti.com.cn
ZHCSHV2A –MARCH 2018–REVISED MAY 2018
版权 © 2018, Texas Instruments Incorporated
(1) All typical values are at V
CC
= 3.3V,T
A
= 25°C.
(2) |Input clock jitter| is the magnitude of the change in theinputclock period.
(3) The output clock cycle-to-cycle jitter is the largestrecordedchange in the output clock period from one cycle to the next cycle observed
over15,000cycles.Tektronix TDSJIT3 Jitter Analysis software was used to derive the maximum and minimumjittervalue.
7.7 Switching Characteristics
over operating free-air temperature range (unless otherwise noted)
TEST CONDITIONS MIN TYP
(1)
MAX UNIT
t
0
Delay time, CLKOUT↑ after Yn valid
(serial bit position 0, equal D1, D9,
D20, D5)
See 图 8, t
C
= 10 ns,
|Input clock jitter| < 25 ps
(2)
–0.1 0 0.1 ns
t
1
Delay time, CLKOUT↑ after Yn valid
(serial bit position 1, equal D0, D8,
D19, D27)
1
/
7
t
c
– 0.1
1
/
7
t
c
+ 0.1 ns
t
2
Delay time, CLKOUT↑ after Yn valid
(serial bit position 2, equal D7, D18,
D26. D23)
2
/
7
t
c
– 0.1
2
/
7
t
c
+ 0.1 ns
t
3
Delay time, CLKOUT↑ after Yn valid
(serial bit position 3; equal D6, D15,
D25, D17)
3
/
7
t
c
– 0.1
3
/
7
t
c
+ 0.1 ns
t
4
Delay time, CLKOUT↑ after Yn valid
(serial bit position 4, equal D4, D14,
D24, D16)
4
/
7
t
c
– 0.1
4
/
7
t
c
+ 0.1 ns
t
5
Delay time, CLKOUT↑ after Yn valid
(serial bit position 5, equal D3, D13,
D22, D11)
5
/
7
t
c
– 0.1
5
/
7
t
c
+ 0.1 ns
t
6
Delay time, CLKOUT↑ after Yn valid
(serial bit position 6, equal D2, D12,
D21, D10)
6
/
7
t
c
– 0.1
6
/
7
t
c
+ 0.1 ns
t
c(o)
Output clock period t
c
ns
Δt
c(o)
Output clock cycle-to-cycle jitter
(3)
t
C
= 10 ns; clean reference clock,
see 图 9
±35
ps
t
C
= 10 ns with 0.05UI added noise
modulated at 3 MHz, see 图 9
±44
t
C
= 7.4 ns; clean reference clock,
see 图 9
±35
t
C
= 7.4 ns with 0.05UI added noise
modulated at 3 MHz, see 图 9
±42
t
w
High-level output clock pulse
duration
4
/
7
t
c
ns
t
r/f
Differential output voltage transition
time (t
r
or t
f
)
See 图 5 225 500 ps
t
en
Enable time, SHTDN↑ to phase lock
(Yn valid)
f
(clk)
= 85 MHz, See 图 10 10 µs
t
dis
Disable time, SHTDN↓ to off-state
(CLKOUT high-impedance)
f
(clk)
= 85 MHz, See 图 11 12 ns
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