宽分频比CMOS可编程分频器设计：应用于射频频率合成器

"本文介绍了一种应用于射频频率合成器的宽分频比CMOS可编程分频器设计，该设计采用脉冲吞吐结构，结合改进的CMOS源极耦合(SCL)逻辑，降低了噪声，减小了版图面积，并提高了工作频率和稳定性。在TSMC的0.13/μm CMOS工艺下，通过Cadence Spectre工具仿真，该分频器在4.5GHz频率下能实现200至515的分频比，总功耗不超过19mW，占用版图面积106μm×187μm。" 本文针对射频(RF)频率合成技术，详细阐述了一种新型的宽分频比CMOS可编程分频器设计方法。分频器是射频系统中的关键部件，它能够将高频信号按照一定的比例进行分频，以满足不同频率需求。传统方法通常使用数字电路实现，但存在噪声大、版图面积大的问题。此设计采用了创新的脉冲吞吐结构，结合模拟电路实现的可编程计数器和吞脉冲计数器，这些计数器均基于改进的CMOS源极耦合逻辑(SCL)。SCL逻辑在模拟电路中提供了更快的开关速度和更低的噪声，从而改善了整个分频器的性能。 分频器的结构包括N/N+1双模前置预分频器、可编程计数器P和吞脉冲计数器S。预分频器通过Mode信号控制分频比，可以是N或N+1。计数器P和S同时计数，当S计数器达到0时，预分频器的分频比从N+1切换到N，而P计数器继续计数，直到其也达到0，此时计数器会重新置数，开始新的计数周期。这样，分频比M可以计算为PN+S，实现了宽范围的分频。 具体来说，预分频器设计为4/5双模结构，以适应不同的分频需求。这种4/5预分频器由三个SCL结构的D触发器和两个与非门组成，Mode信号控制其在4分频和5分频模式之间切换。由于预分频器工作在最高频率，所以其设计重点在于速度优化，采用SCL结构以实现高速工作，同时降低门延迟以提高系统整体性能。 在TSMC的0.13/μm CMOS工艺下，该分频器经过仿真验证，能在4.5GHz的频率下工作，提供200到515的分频比，整体功耗不超过19毫瓦，版图尺寸仅为106μm×187μm，这表明了设计的高效性和紧凑性。这种低功耗、小体积的分频器对于射频系统，尤其是移动通信和卫星通信等需要高频率精确控制的领域，具有重要的应用价值。