TI LMH0340：3Gbps HDMI/DVB-ASI Deserializer & Cable Driver with S...
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更新于2024-06-28
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收藏 1.06MB PDF 举报 TI-LMH0340是一款高性能的3Gbps、HD、SD及DVB-ASI串行解码器和电缆驱动器，它专为与FPGA连接的应用设计，是TI FPGA-Attach SER/DES产品系列的一部分。该器件的关键特性包括：
1. **LVDS接口**: LMH0340/0040/0070/0050系列提供LVDS接口，可以直接与FPGA通信，支持5位LVDS信号传输，无需额外的电压控制振荡器（VCO）或时钟参考源。
2. **集成变量输出电缆驱动器**：内部集成了可配置的输出电缆驱动器，能够根据应用需求调整输出性能，确保信号质量在不同条件下稳定。
3. **SMBus配置接口**：支持3.3V的SMBus标准，使得该设备能够轻松地与各种系统控制器进行通信，符合DVB-ASI、SMPTE259M-C、SMPTE292M和SMPTE424M等多种工业标准。
4. **PLLC锁相环和噪声净化**：内置TXCLK PLL有助于生成清洁的时钟信号，减少噪声，确保数据传输的准确性。
5. **小型封装**：LMH0340采用48-pin WQFN封装，节省空间的同时提供了紧凑的设计解决方案。
6. **宽温度范围**：器件工作在工业级温度范围，-40°C到+85°C，确保在严苛环境下也能保持稳定性能。
7. **GPIO控制**：具有GPIO[2:0]引脚，可以用于通用输入/输出控制，增强设备的灵活性。
8. **兼容性与样品支持**：用户可以通过TI官网查找并获取LMH0040、LMH0050、LMH0070和LMH0340的相关样品，以便于在项目开发中进行评估和测试。
TI-LMH0340是一款功能强大且灵活的串行接口器件，适用于需要高速、低噪声和多种标准兼容性的FPGA应用环境，其集成性和小型化设计使其成为理想的系统级解决方案。通过利用其内置的特性，开发者可以简化系统架构，并实现高效、稳定的信号传输。
TXCLK
80%
20%
t
CIT
80%
20%
t
CIT
TXCLK
TXn
Setup
Hold
t
CIL
, t
CIH
t
CIP
/2
t
STC
t
HTC
+100 mV
-100 mV
0V
0V
LMH0040, LMH0050
LMH0070, LMH0340
SNLS271I –APRIL 2007–REVISED APRIL 2013
www.ti.com
LVDS Switching Characteristics
Over supply and Operating Temperature ranges unless otherwise specified.
(1)
Symbol Parameter Condition Min Typ Max Units
t
CIP
TxCLKIN Period See Figure 2 3.2 2T 37 ns
t
CIT
TxCLKIN Transition Time See Figure 3 0.5 1.0 3.0 ns
t
CIH
TxCLKIN IN High Time See Figure 2 0.7T T 1.3T ns
t
CIL
TxCLKIN IN Low Time See Figure 2 0.7T T 1.3T ns
t
XIT
TxIN Transition Time 0.15 3 ns
t
STC
TxIN Setup to TxCLKIN See Figure 2
(2)
-550 ps
t
HTC
TxIN Hold to TxCLKIN 900 ps
(1) Typical Parameters measured at V
DD3V3
=3.3V, V
DD2V5
=2.5V, T
A
=25°C. They are for reference purposes and are not production tested.
(2) Parameter uses default settings in registers: 0x24'h and 0x30'h.
Figure 2. LVDS Input Timing Diagram
Figure 3. Transmit Clock Transition Times
SMBus Input Electrical Characteristics
Over supply and Operating Temperature ranges unless otherwise specified.
(1)
Symbol Parameter Condition Min Typ Max Units
V
SIL
Data, Clock Input Low Voltage 0.8 V
V
SIH
Data, Clock Input High Voltage 2 V
SDD
V
I
SPULLUP
Current through pull-up resistor or
(2)
4 mA
current source
V
SDD
Nominal Bus Voltage 2.375 3.6 V
I
SLEAKB
Input Leakage per bus segment
(2)
−200 200 μA
I
SLEAKP
Input Leakage per pin −10 10 μA
C
SI
Capacitance for SMBdata and SMBclk
(2) (3)
10 pF
R
STERM
Termination Resistance V
SDD3V3
(4) (3) (2)
1000 Ω
(1) Typical Parameters measured at V
DD3V3
=3.3V, V
DD2V5
=2.5V, T
A
=25°C. They are for reference purposes and are not production tested.
(2) Recommended value—Parameter is not tested.
(3) Recommended maximum capacitance load per bus segment is 400 pF.
(4) Maximum termination voltage should be identical to the device supply voltage.
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