深度解析：终极内存技术发展史与应用指南

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152 浏览量更新于2024-07-04 收藏 8.62MB PDF 举报

"《终极内存技术指南》是一本深度探讨内存技术的专业书籍，它将内存从早期的附属品提升到了性能优化的核心位置。内存，作为电脑系统中的关键组件，其作用类似于临时存储仓库，对于系统速度和稳定性有着直接影响。书中指出，直到1998年440BX主板的推出，以及PC66/100内存标准的普及，DIY爱好者才开始关注内存的性能，尤其是内存时序参数，如CL参数，这标志着内存技术开始进入大众视野。随着2000年底/2001年初VIA芯片组的4路交错内存控制技术的应用，内存研究进入了一个新的阶段。作者强调了VIA内存交错控制的重要性，并通过详细解析内存交错的多种类型及其原理，揭示了这一技术背后的容量限制。这一时期的内存技术文章激起了DIY者的学习热情，推动了他们对内存的理解深入。然而，这段时期的一些高级内存技术文章并非全然正确，存在误导之处，这是一个需要注意的局限性。《终极内存技术指南》在纠正这些错误的同时，提供了全面且深入的内存知识，帮助读者建立起对内存性能调优和选择的科学认知。对于追求高性能和专业DIY用户来说，这本书不仅是一本技术指南，更是提升电脑性能的实用工具书。阅读这本书，无论是新手还是高级玩家，都能从中获益，进一步理解内存技术的精髓。"

行有效时序图

从图中可以看出，在 CS#、L-Bank 定址的同时，RAS（Row Address Strobe，行地址选通脉冲）也处

于有效状态。此时 An 地址线则发送具体的行地址。如图中是 A0-A11，共有 12 个地址线，由于是二进制

表示法，所以共有 4096 个行（212=4096），A0-A11 的不同数值就确定了具体的行地址。由于行有效的

同时也是相应 L-Bank 有效，所以行有效也可称为 L-Bank 有效。

3、列读写

行地址确定之后，就要对列地址进行寻址了。但是，地址线仍然是行地址所用的 A0-A11（本例）。没

错，在 SDRAM 中，行地址与列地址线是共用的。不过，读/写的命令是怎么发出的呢？其实没有一个信号

是发送读或写的明确命令的，而是通过芯片的可写状态的控制来达到读/写的目的。显然 WE#信号就是一

个关键。WE#无效时，当然就是读取命令。

SDRAM 基本操作命令, 通过各种控制/地址信号的组合来完成（H 代表高电平，L 代表低电平，X 表示

高低电平均没有影响）。此表中，除了自刷新命令外，所有命令都是默认 CKE 有效。对于自刷新命令，下

文有详解

列寻址信号与读写命令是同时发出的。虽然地址线与行寻址共用，但 CAS（Column Address Strobe，

列地址选通脉冲）信号则可以区分开行与列寻址的不同，配合 A0-A9，A11（本例）来确定具体的列地址。

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七．SDRAM 的读/写时序与突发长度

1、数据输出（读）

在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据 I/O 通道（DQ）输出

到内存总线上了。但是在 CAS 发出之后，仍要经过一定的时间才能有数据输出，从 CAS 与读取命令发出到

第一笔数据输出的这段时间，被定义为 CL（CAS Latency，CAS 潜伏期）。由于 CL 只在读取时出现，所以

CL 又被称为读取潜伏期（RL，Read Latency）。CL 的单位与 tRCD 一样，为时钟周期数，具体耗时由时钟

频率决定。

不过，CAS 并不是在经过 CL 周期之后才送达存储单元。实际上 CAS 与 RAS 一样是瞬间到达的，但 CAS

的响应时间要更快一些。为什么呢？假设芯片位宽为 n 个 bit，列数为 c，那么一个行地址要选通 n×c 个存

储体，而一个列地址只需选通 n 个存储体。但存储体中晶体管的反应时间仍会造成数据不可能与 CAS 在同

一上升沿触发，肯定要延后至少一个时钟周期。

由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这

个放大/驱动工作由 S-AMP 负责，一个存储体对应一个 S-AMP 通道。但它要有一个准备时间才能保证信号

的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据 I/O 总线上有数据输出之前的

一个时钟上升沿开始，数据即已传向 S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传

向数据 I/O 总线进行输出，这段时间我们称之为 tAC（Access Time from CLK，时钟触发后的访问时间）。

tAC 的单位是 ns，对于不同的频率各有不同的明确规定，但必须要小于一个时钟周期，否则会因访问时过

长而使效率降低。比如 PC133 的时钟周期为 7.5ns，tAC 则是 5.4ns。需要强调的是，每个数据在读取时都

有 tAC，包括在连续读取中，只是在进行第一个数据传输的同时就开始了第二个数据的 tAC。

CL=2 与 tAC 示意图

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CL 的数值不能超出芯片的设计规范，否则会导致内存的不稳定，甚至开不了机（超频的玩家应该有体

会），而且它也不能在数据读取前临时更改。CL 周期在开机初始化过程中的 MRS 阶段进行设置，在 BIOS

中一般都允许用户对其调整，然后 BIOS 控制北桥芯片在开机时通过 A4-A6 地址线对 MR 中 CL 寄存器的信

息进行更改。

不过，从存储体的结构图上可以看出，原本逻辑状态为 1 的电容在读取操作后，会因放电而变为逻辑

0。所以，以前的 DRAM 为了在关闭当前行时保证数据的可靠性，要对存储体中原有的信息进行重写，这

个任务由数据所经过的刷新放大器来完成，它根据逻辑电平状态，将数据进行重写（逻辑 0 时就不重写），

由于这个操作与数据的输出是同步进行互不冲突，所以不会产生新的重写延迟。后来通过技术的改良，刷

新放大器被取消，其功能由 S-AMP 取代，因为在读取时它会保持数据的逻辑状态，起到了一个 Cache 的作

用，再次读取时由它直接发送即可，不用再进行新的寻址输出，此时数据重写操作则可在预充电阶段完成。

2、数据输入（写）

数据写入的操作也是在 tRCD 之后进行，但此时没有了 CL（记住，CL 只出现在读取操作中），行寻址

与列寻址的时序图和上文一样，只是在列寻址时，WE#为有效状态。

数据写入的时序图

从图中可见，由于数据信号由控制端发出，输入时芯片无需做任何调校，只需直接传到数据输入寄存

器中，然后再由写入驱动器进行对存储电容的充电操作，因此数据可以与 CAS 同时发送，也就是说写入延

迟为 0。不过，数据并不是即时地写入存储电容，因为选通三极管（就如读取时一样）与电容的充电必须

要有一段时间，所以数据的真正写入需要一定的周期。为了保证数据的可靠写入，都会留出足够的写入/

校正时间（tWR，Write Recovery Time），这个操作也被称作写回（Write Back）。tWR 至少占用一个时

钟周期或再多一点（时钟频率越高，tWR 占用周期越多），有关它的影响将在下文进一步讲述。

3、突发长度

突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元

（列）的数量就是突发长度（Burst Lengths，简称 BL）。在目前，由于内存控制器一次读/写 P-Bank 位

宽的数据，也就是 8 个字节，但是在现实中小于 8 个字节的数据很少见，所以一般都要经过多个周期进行

数据的传输。上文讲到的读/写操作，都是一次对一个存储单元进行寻址，如果要连续读/写就还要对当前

存储单元的下一个单元进行寻址，也就是要不断的发送列地址与读/写命令（行地址不变，所以不用再对行

寻址）。虽然由于读/写延迟相同可以让数据的传输在 I/O 端是连续的，但它占用了大量的内存控制资源，

在数据进行连续传输时无法输入新的命令，效率很低（早期的 FPE/EDO 内存就是以这种方式进行连续的数

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