高速并行BCH译码器VLSI设计与实现

"这篇论文是2009年发表在北京大学学报(自然科学版)上的，作者是金捷和于敦山，属于自然科学领域，主要探讨了高速并行BCH译码器的VLSI设计。文章提出了一种用于光通信前向纠错码(FEC)的高速并行二进制BCH译码器电路结构，并介绍了一种新的伴随式并行计算方法，具有低面积和高效率。特别地，针对纠错位数为3的情况，论文提出了基于直接求解的判决树算法，该算法能够生成无需除法的错误位置判决多项式，适用于纠错位数小于5的场景。在SIMC 0.18微米CMOS工艺下，实现了8位并行的(4359, 4320)BCH译码器，其面积仅为0.31mm²，时钟频率达到了248MHz，其数据吞吐量是串行译码器的8倍，而面积不到串行译码器的2倍。关键词包括：并行BCH译码器、判决树、并行伴随式计算和错误位置多项式。" 本文重点研究的内容是高速并行BCH译码器的集成电路设计，这对于提高光通信系统的错误纠正能力和整体性能至关重要。BCH码是一种广泛使用的纠错码，特别是对于长距离通信和高数据速率的光通信系统，它能有效地检测和纠正传输中的错误。并行处理在高速译码中起到关键作用，因为它可以显著减少延迟，提高系统的实时性能。 论文提出了一种创新的并行伴随式计算结构，这种结构减少了硬件复杂度，优化了资源利用，使得译码速度得到提升。伴随式计算是BCH译码过程中的重要步骤，用于计算校验和，即所谓的伴随式，以确定可能的错误位置。通过并行化这个过程，可以大大加快计算速度。 此外，针对纠错位数为3的BCH码，论文采用直接求解的判决树算法来推导出一组不涉及除法操作的错误位置判决多项式。这样的算法简化了硬件实现，因为除法通常需要更复杂的逻辑电路。这一方法不仅适用于纠错位数为3的情况，还可以扩展到纠错位数小于5的其他情况，为硬件实现提供了更大的灵活性。 最后，作者在实际的半导体工艺技术下验证了该设计方案的可行性。在0.18微米CMOS工艺中实现的8位并行BCH译码器，展示了优秀的性能指标，如较小的芯片面积和较高的工作频率，这使得并行译码器的数据处理能力远超传统的串行译码器，对于光通信系统的实时纠错和高数据速率需求有着显著优势。 这篇论文为高速并行BCH译码器的VLSI设计提供了一个有效且实用的解决方案，对光通信领域的错误纠正技术发展有重要贡献。通过优化并行计算和算法设计，不仅提高了译码效率，还降低了硬件成本，这对于现代通信系统的设计者来说是一大进步。