北大微电子学系Verilog语言与数字集成电路设计课程概述

"这是一份北大微电子学系的Verilog语言课程讲义，涵盖了从数字集成电路设计入门到Verilog HDL的详细讲解，以及Cadence Verilog仿真器的使用，逻辑综合和自动布局布线工具的基础知识。课程共计54学时，包括27学时的讲课和24学时的实验，最后有3学时的考试。" 在本课程中，学生将深入学习Verilog HDL，这是一种广泛用于数字系统设计的硬件描述语言。首先，课程会介绍Verilog的基础，包括它的应用、语言构成元素、结构级和行为级描述，以及如何进行仿真和测试平台的构建。讲解将涵盖延迟特性和Verilog testbench的创建，让学生理解如何通过激励和控制来描述设计，并学习如何验证结果。此外，课程还将教授任务(task)、函数(function)以及用户定义的基本单元(primitive)的使用，强调可综合的Verilog描述风格。 接下来，课程将涉及Cadence Verilog仿真器的使用，包括设计的编译、仿真过程、不同类型的调试界面（如命令行和图形用户界面），以及延时计算和性能仿真的描述。学生将学习如何利用NCVerilog进行编译和仿真，并理解周期仿真的重要性。 逻辑综合部分，课程会引导学生了解这一关键步骤，讲解设计对象、静态时序分析以及在Designanalyzer环境中的操作。重点将放在可综合的HDL编码风格上，探讨Verilog HDL的一些技巧，以及如何使用Designware库和进行综合划分。实验环节会深化这些概念的理解。 设计约束的设置是课程的另一重要部分，包括设定设计环境和约束条件，这对于优化设计至关重要。设计优化方面，课程将涵盖设计编译、有限状态机(FSM)的优化，以及如何生成和分析报告。 最后，课程会简要介绍自动布局布线工具Silicon Ensemble，这是芯片实现过程中的重要工具。课程安排确保了理论与实践的结合，通过实验让学生亲自动手操作，以巩固所学知识。 参考书目包括了Cadence Verilog Language and Simulation, Verilog-XL Simulation with Synthesis, Envisia Ambit Synthesis，以及《硬件描述语言Verilog》等，提供了丰富的学习资料。通过这个课程，学生不仅可以掌握Verilog语言，还能获得数字集成电路设计的实际经验。