纳米级超低漏电ESD电源钳位电路创新设计

本文主要探讨了一种纳米尺度下的超低漏电ESD电源钳位电路设计。ESD（ElectroStatic Discharge）电源钳位电路在现代集成电路中起着关键作用，尤其是在防止静电放电对敏感电子元件造成损害方面。传统的ESD保护电路可能会因高泄漏电流而影响电路的性能，特别是当设备工作在低功耗状态或长时间处于待机模式时。 作者提出的新设计采用了一种创新的解决方案，即集成反馈回路的ESD瞬态检测电路。这种设计的目的是通过减小MOS电容（Metal-Oxide-Semiconductor）栅极与衬底之间的电压差，有效地降低了电路的泄漏电流。在65纳米CMOS工艺的仿真结果中，新电路在正常上电状态下，泄漏电流仅为24.13纳安（nA），这相较于传统ESD电源钳位电路的5.42微安（μA）显著下降了两个数量级。这一改进对于提升系统整体的能源效率和可靠性至关重要，特别是在对电池寿命、信号质量和电路长期稳定性有高要求的应用中。 此外，文章还提到了研究的资助情况，包括595国家重点基础研究发展计划项目和国家自然科学基金青年基金项目，以及论文的发表时间和期刊信息。关键词包括静电放电、泄漏电流、电源钳位电路和亚阈值电流，这些都是该研究的核心概念，体现了电路设计的关键特性。 总结来说，这项工作展示了在纳米尺度下优化电源钳位电路设计的可能性，对于提高现代电子设备的抗ESD能力和低功耗特性具有重要的实践价值。通过减少泄漏电流和抑制亚阈值电流，这种新型电路为未来的集成电路设计提供了新的思考方向和技术支撑。