55纳米铜互连晶圆：WAT测试导致的低良率问题及解决方案

该论文深入探讨了在55纳米后端铜互连制程工艺的晶圆生产过程中，晶圆可接受度测试（WAT Test）引发的低良率问题。由周波和黄其煜两位作者，以及莫保章教授团队合作，他们针对部分产品在内层金属互连层进行WAT测试时，芯片测试中出现的特定图形低良率现象进行了研究。问题主要表现在静态电源漏电失效（IDDS）和数字逻辑功能失效上，这些失效的位置与测试位置完全一致。 作者通过对晶圆可接受度测试过程中产生的缺陷、扎针下压距离、不同金属层的测试和芯片金属层布线方向等关键因素进行了详细分析，试图揭示导致芯片失效的根本原因。他们注意到，WAT测试过程中可能对晶圆材料造成微观结构损伤，从而影响到电性能，进而引发低良率。 论文的关键点在于寻找解决策略，提出了一种经过验证的方法来降低因WAT测试导致的低良率。这可能包括改进测试方法、优化测试条件，或者研发新的材料和技术来增强晶圆在测试过程中的耐受性。同时，他们的研究对于提高晶圆制造过程的可靠性，减少成本，以及推动半导体行业的技术进步具有重要意义。 论文还引用了中图分类号TN305.9915，表明这是关于半导体技术、电路与系统工程领域的研究，旨在为相关领域的研究人员和工程师提供有价值的信息和参考。 这篇论文不仅提供了关于WAT测试如何影响晶圆良率的具体实例，而且还提出了一个系统的分析框架和潜在的解决方案，对于提升晶圆制造工艺的效率和产品质量具有实用价值。