Cadence设计流程详解：创建层次图与PCI/PCIE模块

"《创建层次图-深入PCI与PCIe：硬件篇和软件篇》" 在电子设计自动化（EDA）领域，Cadence Allegro 是一款广泛使用的工具，特别是在PCB设计方面。本教程主要探讨了如何创建层次图，以及与PCI（Peripheral Component Interconnect）和PCIe（Peripheral Component Interconnect Express）接口相关的硬件和软件设计。 6.1 模块在设计中的重要性 模块是硬件设计的基础单元，它们允许设计者将复杂的设计分解为可管理的部分。在Allegro中，模块具有BLOCK=TRUE属性，表示它们是不可编辑的黑盒。模块的左侧管脚通常作为输入，右侧作为输出，而上侧和下侧的管脚默认为INOUT类型。然而，即便模块在符号上标注了BLOCK=TRUE，Design Entry HDL也不支持对其编辑，这意味着设计者需要在其他设计阶段处理这些细节。 6.2 模块符号的创建 Genview工具使得设计者能够创建模块的设计符号。这些符号可以有多种视图，如Schematic (SCH)，Symbol (SYM)，VHDL，或Verilog。创建模块符号有两种方法：自顶向下和自底向上。自顶向下方法是从顶层模块图开始，然后转化为VHDL或Verilog模板；自底向上则是直接从原理图、VHDL或Verilog文本创建符号。使用模板可以确保管脚名称的一致性，减少设计错误。 6.3 创建层次图 层次图是大型复杂设计的关键，它将设计拆分为多个子设计，每个子设计代表一个特定的逻辑功能。这种方法有助于提高设计的可读性和可维护性。通过逐层分解，设计师可以更专注于每个子模块的功能，从而更有效地实现设计目标。在PCI和PCIe这样的高速接口设计中，层次化方法尤为重要，因为它有助于管理和优化信号完整性。 在《EDA工具手册》中，中兴通讯康讯EDA设计部详细介绍了Cadence设计流程，包括库管理、原理图输入、设计转换和修改管理、物理设计与加工数据生成、高速PCB规划设计环境等关键环节。手册覆盖了从Cadence软件安装到具体设计实践的各个步骤，特别强调了AllegroSPB15.2版本的使用，涵盖了原理图设计、PCB设计、高速仿真、约束管理和自动布线等核心内容。通过这份手册，新员工可以快速掌握Cadence软件的基础操作，了解公司内部的EDA流程。 理解和应用模块化设计以及创建层次图是进行高效、准确的PCI和PCIe硬件设计的关键。通过使用Cadence Allegro等专业工具，设计者可以构建出符合规范、性能优秀的电子系统。